成果報告書詳細
管理番号20110000001336
タイトル*平成22年度中間年報 高速不揮発メモリ機能技術開発 不揮発アーキテクチャの研究開発
公開日2011/8/30
報告書年度2010 - 2010
委託先名国立大学法人東京大学
プロジェクト番号P10002
部署名電子・材料・ナノテクノロジー部
和文要約和文要約等以下本編抜粋:1. 研究開発の内容及び成果等
携帯電話やスマートフォン等の高機能携帯機器、電子ブックなどの普及が急速に進んできている。これらの機器はバッテリによる駆動が主であり、搭載される部品には低消費電力であることの必要性が高い。特に搭載される半導体メモリの消費電力の低減が要求されており、高速に動作すると共に電源を切ってもデータが保持される不揮発メモリを搭載したシステムの開発が望まれている。本研究開発では高速不揮発性メモリを用いて、現状のメモリアーキテクチャの消費電力に対して、実質上1/10以下に削減する不揮発アーキテクチャに関する構成事例を提示することを、目標とする。
平成22年度は高速不揮発性メモリを用いたメモリアーキテクチャのシステムレベルでの性能等を評価するためのESL(CAD)ツールを用いたメモリシステム開発プラットフォームを構築した。また、高速不揮発性メモリの高速性・不揮発性という特性を生かしたアーキテクチャとして、高速不揮発性メモリとフラッシュメモリを搭載したメモリアーキテクチャ(SSD)を提案しピーク電力を97%削減できることを示した。本技術を以下で説明する。
現在のソリッドステートドライブ(SSD)にはNANDフラッシュメモリが使用されている。NANDフラッシュメモリンタフェースの転送速度とPCI ExpressやSATA(Serial ATAバス),SAS(Serial Attached SCSIバス)などのSSDインタフェースの転送速度には大きな速度差が存在する。SSDの転送速度を高速化するためにはNANDフラッシュメモリをインタリーブ(並列動作)させるなどの技術があるが、インタリーブ数を大きくすればSSD全体の消費電力が増加してしまう。高速な書き込み用バッファとしてDRAMが使用されるが揮発性メモリであり瞬断時にデータが失われる可能性があるため、書き込み用バッファとして適していない。そこで大容量で高速な不揮発性書き込み用バッファを用意することでNANDフラッシュメモリの書き込み時間を隠ぺいし高速化かつ低消費電力を実現するアーキテクチャを提案した。書き込み時はホストから転送されるデータが不揮発性RAMに一時的に蓄えられ、そのデータを適宜NANDフラッシュメモリへ転送することで高速化を図る。読み出し時はNANDフラッシュメモリから直接ホストへデータを転送する。10Gbpsを実現するために必要なNANDフラッシュメモリのインタリーブ数が書き込み用バッファを搭載したことで低減できるため、提案手法では従来に比べて97%の電力を削減できる。また統合された不揮発性RAMやNANDフラッシュメモリではメモリセルにおいてエラーが発生するため誤り訂正を行うことが必須となる。このエラー訂正処理回路を作成する際に、面積・消費電力オーバーヘッドをほぼ無視できる手法を提案した。この手法では,不揮発性RAMとNANDフラッシュ各々について適応的に符号長を制御することでSSD全体で高いエラー許容率を補償可能にした。
英文要約Title: Research of high-speed non-volatile memory architecture (FY2010-FY2013) FY2010 Annual Report
In this project, we have proposed 3.6-times higher acceptable raw bit error rate, 97% lower-power, NV-RAM & NAND-Integrated Solid-State Drives. The NV-RAM write buffer compensates the 10-100 times performance gap between the NAND flash memory and the SSD interface and realizes the 10Gbps write. During the write, data are stored in NV-RAM at 10Gbps. The proposed SSD decreases the power consumption by 97%. In the proposed ECC, errors of both NV-RAM and NAND are corrected by sharing ECC circuits. The ECC codeword is adaptively optimized for NV-RAM and NAND. The acceptable raw bit error rate before ECC increases by 3.6-times. In the conventional SSD, the write speed is enhanced by increasing the number of channels (NNAND). The write speed of the conventional SSD is determined by the memory cell write and is not accelerated by increasing IOs. In contrast, in the proposed SSD, the write speed is enhanced by increasing the number of IOs of the single NV-RAM (NIO). In the conventional SSD, PSSD_Conventional = NNAND x 50mA x 3V. Single NAND chip consumes 50mA with 3V power supply. In the proposed SSD, PSSD_Proposed = NIO x 29mA x 1.5V where 1.6GHz DDR3 interface without a refresh is assumed. At 10Gbps, in the conventional SSD, NNAND is as many as 68 because the single NAND speed is as low as 0.16Gbps. In contrast, in the proposed SSD, NIO is only 7. As a result, PSSD_Conventional and PSSD_Proposed are 10.2W and 0.3W. The power consumption of the proposed SSD decreases by 97%. We also propose the integrated ECC for NV-RAM and NAND which corrects errors of both NV-RAM and NAND. In the single ECC, the error correction is performed only once with 2KByte codeword. The ECC encoding, that is, the parity generation operates before data is written to NV-RAM. In the ECC decoding, errors are corrected for data output from NAND. In the proposed the adaptive codeword ECC, the error correction is performed twice for NV-RAM and NAND. The ECC codeword of NV-RAM is larger than that of NAND to achieve a higher reliability. For the ECC of NAND, because 16 NAND channels operate to achieve a 10Gbps read, 16 ECC circuits are required. The code-word of NAND is 2KByte. For the ECC of NV-RAM, only one ECC circuit is required and thus 16-times as much circuit area and power consumption are allowed compared with the ECC of NAND. The codeword of NV-RAM is extended to 32KByte. As a result, the acceptable raw bit error rate before ECC of NV-RAM increases by 2.6-times. The total acceptable raw bit error rate before ECC of NAND and NV-RAM increases by 3.6-times.
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