成果報告書詳細
管理番号20110000001471
タイトル平成20年~22年度成果報告書 次世代半導体材料・プロセス基盤(MIRAI)プロジェクト(一般会計) 新探究配線技術開発・特性ばらつきに対し耐性の高いデバイス・プロセス技術開発
公開日2011/12/13
報告書年度2008 - 2010
委託先名株式会社半導体先端テクノロジーズ
プロジェクト番号P01014
部署名電子・材料・ナノテクノロジー部
和文要約新探究配線技術開発 極限低抵抗・高電流密度配線技術の開発 本開発では、Cuローカル配線におけるhp32nm以細の微細化の課題である配線およびビア・プラグにおける比抵抗上昇、信頼性低下を解決するため、カーボン材料を使った極限低抵抗・高電流密度配線技術の開発を実施した。CNT高密度成長技術の開発では、4段階プラズマ処理という新しいプロセス・成長技術を開発し、プラズマCVD法でCNT密度2x1012/cm2の高密度を達成した。次に、プラズマCVDで試作した直径70nmの微細CNTビアの電気的特性では、抵抗51Ωを得た。電流密度耐性に関しては、4x107A/cm2で1000時間以上の耐性を確認し、目標1x107A/cm2以上を達成した。 新コンセプトグローバル配線技術の開発 本開発では、LSIのグローバル配線における消費電力、情報伝送容量密度等の課題を解決する為、Siフォトニクス、表面プラズモンなどの新技術を光配線としてLSIに導入する開発を行った。LSI上の超小型光変調器としてリング導波路の一部にナノ結晶粒PLZTを用いた変調器を試作し、10 GHzの光強度変調動作を達成した。また、光波長多重技術として屈折率の高いSiNを用いた光導波路及び5波長超小型波長合分波器(0.5 mm2)を開発し、動作を確認した。LSIチップと貼り合わせた光配線層の導波路にGHz光信号パルスを外部光源から供給し、LSIの電子回路をGHz動作させる事に成功した。 特性ばらつきに対し耐性の高いデバイス・プロセス技術開発 構造依存の特性ばらつきの物理的理解とモデリング技術の開発 本開発では、構造依存ばらつきとその経時変化の解析技術、ばらつきの物理的理解とモデリング技術等の開発を行った。経時変化を含むデバイス特性ばらつき評価用TEG設計、特性高速計測システム開発により、±3σ範囲の経時変化、±6σの特性ばらつきを初めて示した。原子スケールで3次元不純物分布が分析可能なアトムプロ~ブ技術を用いて微細MOSトランジスタ中の3次元的な不純物分布の分析を行い、電気特性が異なる実デバイスのチャネル不純物数がVthと正の相関を有する事を初めて示した。3次元デバイス・プロセスシミュレーターを用い、デバイス特性ばらつきを抑制できる構造として、FD-SOIやマルチゲート構造を提案し、ばらつき抑制効果を示した。 外部擾乱依存の特性ばらつきの物理的理解とモデリング技術の開発 まず、中性子線入射による電荷発生に起因する回路誤動作の物理的理解とモデリング技術の開発を行った。中性子照射実験をもとに、hp22nmまでのSET起因エラーレートの予測を明らかにした。また、パルスフィルタリングにてエラーレートを低減できることを示した。次に、 耐ESD技術を開発した。CDM型ESD耐圧向上の設計指針として、電源ドメイン間の対地容量を揃えること、対地容量が小さい電源ドメインに寄生容量を追加すること等を提案した。指針を適用した試作チップにて、耐圧1,000Vを実証した。また、アナログ回路における耐ノイズ技術を開発した。チップレベルの基板ノイズ伝播解析とトランジスタレベルの基板ノイズ感度モデルとを組み合わせた回路シミュレーション手法を開発し、その効果を実証した。
英文要約Title: Next Generation Semiconductor Materials and Process Platform (MIRAI) Project: New material and method interconnections and Robust designs of CMOS technology (FY2008-FY2010) Final Report
Development of Carbon Nanotube Interconnect Technology; In order to solve the issues of Cu local interconnects, we investigated Carbon nanotube (CNT) interconnect technology. We developed the four-step plasma treatment method to increase CNT density at low temperature and obtained the CNT density of 2x1012/cm2. We obtained via-resistance of 51 ohm at 70nm CNT via. We confirmed that the CNT via sustained a current density as high as 4x107A/cm2 for 1000 h without any deterioration. Development of On-chip Optical Interconnect Technology; In order to solve the global electrical interconnects, we investigated on-chip optical interconnect technology. We developed high contrast optical waveguides for small optical circuits, near-field light technology with surface-plasmons. We demonstrated the electro-optical modulator with a ring-type PLZT waveguide. 10 GHz operation of the electro-optical modulator using the PLZT waveguides was demonstrated. We demonstrated Wavelength Division Multiplex with 5 waves by using the ultra-small MUX/DEMUX with 0.5 mm2 footprint. We showed the GHz operation of electrical circuits in LSI by the GHz optical signals in the optical layer. Development of Robust Design of Transistor Technology; In “Robust Design of Transistor Technology”, we have developed new variability evaluation method and proposal of transistor structure with high tolerance. We developed standard test-element-group and test wafers were fabricated. The enhancement of Vth variation under stress was observed by measuring 16K devices under test. Furthermore, ±6σ Vth variation was observed. Atom probe tomography which can analyze three dimension impurity distributions has developed. We observed the relation between the number of channel impurities and Vth and showed the positive correlation. By using 3D-TCAD simulation, fully-depleted SOI and multi-gate structure were proposed as the robust design. Physical understanding and modeling technology development for external disturbance dependent characteristics variation; we developed physical understanding and modeling technology for circuit malfunction due to charge generation by neutron irradiation. Based on the irradiation experiment, the predictive calculation of the soft error rate up to hp22nm has been performed. We demonstrated the soft error rate can be suppressed by SET pulse filtering technique. We developed ESD resistive technology. The design guidelines for CDM-type ESD tolerance improvement, such as equalizing the ground capacitances of power domains, have been proposed. We demonstrated ESD tolerance of 1,000V by new test chips. We developed noise resistive technology for analog circuit. A new circuit simulation method has been proposed and its effectiveness has been demonstrated.
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