成果報告書詳細
管理番号20110000001474
タイトル平成20年度~平成22年度成果報告書 次世代半導体材料・プロセス基盤(MIRAI)プロジェクト(一般会計) 新構造極限CMOSトランジスタ関連技術開発(2) 
公開日2011/12/13
報告書年度2008 - 2010
委託先名独立行政法人産業技術総合研究所
プロジェクト番号P01014
部署名電子・材料・ナノテクノロジー部
和文要約(a) 原子層レベル界面制御によるメタルソース・ドレイン形成技術およびショットキーバリアハイト制御技術の研究開発
Si系チャネルの駆動力向上に関連して、寄生電気抵抗の低減によってキャリア輸送特性を向上することを目的として、メタルソース・ドレイン技術の開発を行った。熱耐性に優れたNiSi2相を用いたメタルソース・ドレイン構造の形成技術を構築して完全空乏型SOI FETを試作し、その動作を確認した。接合特性の課題であるショットキーバリアに対しては、不純物偏析機構に基づいた実効ショットキーバリアハイト低減技術を活用し、その高度化指針を探索した。原子層エッチングと二次イオン質量分析技術を駆使することで、偏析元素が接合界面の数原子層領域に存在することを突き止めた。偏析不純物の活性化率の低さを高濃度化と高温アニールによって克服することで、シリコンのバンドエッジに相当する実効バリアハイトを実現することに成功した。
(b) 高駆動力ゲートスタック形成技術の開発
ゲート電極のチャネル支配力強化によってキャリア輸送特性を向上することを目的として、極薄High-k技術の開発を行った。酸化反応と酸素エッチング反応の遷移領域に注目して、Si最表面の原子層のみを酸素で終端する技術を開発した。さらに非晶質HfO2膜の結晶成長技術を開発し、エピタキシャルHfO2膜を合成した。キャパシタおよびトランジスタを試作して電気特性を評価し、界面の酸素終端化が界面準位の低減に貢献すること、そしてエピタキシャルHfO2膜の合成が漏れ電流の低減に貢献することを明らかにした。これらの技術を統合することで、世界最高の移動度を有する極薄High-k膜を達成した。既存の半導体製造技術に基づいて開発したこれらの成果は、生産技術への展開が容易である。
(c)微細トランジスタ作製プロセス技術
本節1および2で開発したSi系チャネルの要素技術に関して、微細CMOSへの適用可能性を実証するため、極薄SOI上にメタルゲート電極/high-kゲート絶縁膜、メタルソース/ドレインの新材料を導入した微細トランジスタのプロセス開発、デバイス実証を行った。ゲート電極には、ゲート長によるしきい値電圧バラツキが抑えられるmetal inserted poly-Si stack(MIPS)ゲート電極を用いた。新たに開発したSiO2ハードマスクスリミング法により、26 nmまで細線化することができた。さらに、ゲート長26nmのn- & p- MOSFETsを試作し、動作実証した。メタルソース・ドレイン接合位置制御技術については、メタルS/DにはSiとの格子ミスマッチが極めて小さいエピタキシャルNiSi2を用いた。エピタキシャル成長中のアニール時間の制御により、極薄SOI中でエピタキシャルNiSi2を原子層レベルで縦横方向へ位置制御できることを示した。
(d)計測・解析技術開発
MIRAI-UCMOSで開発した、高移動度Geチャネルの移動度や界面特性評価、ならびにメタルソース・ドレイン技術や高駆動力ゲートスタック技術の微細デバイスへの適用可能性の検証のための電気特性評価を行った。GeチャネルのpMOS移動度解析として、Geチャネルに数モノレイヤーのSiをエピタキシャル成長したヘテロ界面のpMOSFETを試作し、Siの正孔のユニバーサル移動度に対して、約4倍の移動度を達成できたことを示した。また、nMOSに関しては、SiO2/epi-Si/Ge界面と、GeO2/Geについて、伝導帯側での界面準位密度のエネルギー分布を精密に測定した。その結果、SiO2/epi-Si/Geよりも、GeO2/Geにおいて伝導帯側の界面準位密度は小さく、1012 cm-2 eV-1を下回る界面が得られることが分かった。これらの結果は、今後の高移動度Ge CMOSを実現するために必要な界面制御の指針となる結果である。
  また、本節(b)で開発した極薄高駆動力High-kゲートスタックにおける微細化ゲート長領域での有効性を検証するため、Full-depleted Silicon on Insulator (FD-SOI)型の微細MOSFETを試作し、移動度、ソース端実効速度などを抽出した。
英文要約In this section, we report briefly our achievements in the reseach and development (developing period: FY-2008 - FY-2010) in the ultrascaled CMOS theme.
(a)Metal Source and Drain Technology Featured by Atomic-Scale Junction Adjustment and Schottky Barrier Height ControlMetal source and drain technology was developed for the drive current enhancement of MOSFETs through the reduction of parasitic resistance. NiSi2 was adopted as the metal source and drain material because of its thermal stability and lattice matching with Si. Using NiSi2 metal source and drain, satisfactory performances of fully-depleted SOI MOSFETs were attained. Concerning the large Schottky barrier height at the interface of metal-semiconductor junction, the dopant segregation technique was applied. Using atomic-layer etching technique and secondary ion-microprobe mass spectroscopy (SIMS) analysis, the location of segregated atoms were determined to be within several atomic layers from the interface. Effective Schottky barrier heights were successfully tuned to both the valence band and conduction band edges of Si by large impurity dosage and high temperature anneal.
(b) Development of High Performance Gate Stack Technology
For further enhancement of controllability in gate potential, ultra-scaled high-k technology has been developed for high performance gate stacks. Oxygen-termination technique, which is characterized by the formation of topmost Si-O bonds under the oxidation/etching boundary condition, has been developed for an improvement of the high-k/Si interface. Epitaxially grown HfO2 film on the Si substrate has been developed for the direct stacking of high quality high-k on Si. The oxygen-termination drastically suppressed interface traps, and the epitaxial HfO2 reduced leakage current through the gate dielectrics. By combining these techniques, ultra-scaled high-k gate stacks, which had the highest electron mobility ever reported, were realized. These techniques are compatible to the present semiconductor manufacturing processes, and readily applicable to the future production technology.
(c) Process Technology of the Ultrascaled CMOS Devices toward Quasi-ballistic TransportIn order to demonstrate the applicability of the elemental technology developed in (a) and (b) to down-scaled CMOS, we developed a fabrication process of ultrathin SOI MOSFETs. As the gate electrode, we utilized the metal inserted poly-Si stack (MIPS) electrodes to suppress the Vth variability due to gate length. By the newly developed sliming method using SiO2 hard mask, the gate length can be thinned down to 26 nm, enabling us to demonstrate 26 nm gate length n- and p- MOSEFETs. We utilized epitaxial NiSi2 S/D, because the lattice mismatch with Si is very small. By controlling the annealing time in epitaxial growth, the epitaxial NiSi2 can be formed in ultrathin SOI with atomic-level control in vertical and lateral directions.
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