成果報告書詳細
管理番号20110000001475
タイトル平成20年度~平成22年度成果報告書 次世代半導体材料・プロセス基盤(MIRAI)プロジェクト(一般会計) 新構造極限CMOSトランジスタ関連技術開発(1) 
公開日2011/12/13
報告書年度2008 - 2010
委託先名株式会社東芝
プロジェクト番号P01014
部署名電子・材料・ナノテクノロジー部
和文要約hp32nm世代相当以上に微細化されたMOSトランジスタの、従来のバルクSi~MOSトランジスタを超えた消費電力低減と高性能化を目的として、高移動度チャネルと立体チャネルの組み合わせを中心とした要素プロセス技術開発と、それらを用いた短チャネルMOSトランジスタの試作を行った。要素技術として、ます、高いキャリア移動度による電流駆動力増大のメリットを享受するための、ひずみSi、SiGeおよびGeチャネルに対するひずみ緩和抑制あるいはひずみ印加技術、これらのチャネルに対するメタルソースドレイン技術およびhigh~kゲートスタック技術について開発を行った。また、この世代以降の微細MOSトランジスタでは、バリスティック伝導の比率がより顕在化することに鑑み、関連する重要パラメータであるソース端でのキャリア速度が、ひずみによる移動度増大により向上することを実証した。一方、トランジスタのオフ特性を改善して待機電力を削減するため、ゲート電極からの静電支配力が従来の平面型トランジスタにくらべ良好な立体チャネルを形成するためのプロセス技術の開発も行った。これらの開発したプロセスを適宜組み合わせ、実際にひずみSi、ひずみSiGeの立体チャネルトランジスタを試作した。それらトランジスタの電流電圧特性やチャネル移動度をSiチャネルMOSトランジスタと比較し、オフ電流をそろえた比較での電流駆動力の優位性を実証した。あるいは、同一のオン電流を得るための電源電圧を低減出来るため、消費電力を低減可能であることを示した。以上のように、hp32nm世代以降の微細世代におけるCMOSトランジスタの高性能化・低消費電力化において、立体チャネル構造と、高移動度チャネル材料を組み合わせることの有用性を示すことが出来た。
英文要約Title:Next Generation Semiconductor Materials and Process Platform (MIRAI) Project: Ultra-scaled CMOS (FY2008-FY2010) Final Report
Process technologies combining high mobility channel material and non-planar transistor structures were developed for low-power consumption and high-performance MOS transistors over conventional bulk-Si MOS transistors in the hp32 nm era and beyond. Short-channel transistors having gate length which meets the eras were also fabricated and characterized. The process technologies consists of stress-retaining or enhancing technologies, the metal source/drain technology and high-k gate stack technology for Si, SiGe and Ge channels to enjoy the higher current drivability due to the high mobility. Since the ballistic carrier transport is considered to be more significant in the carrier transport of these scaled MOS transistors as the gate length is reduced, enhancement of the carrier velocity around the source edge was demonstrated for the MOS transistors. On the other hand, process technologies to form non-planar channel structures for these materials with improved electro-static controllability by the gate electrode than planar channel structures were developed to improve the cut-off characteristics and to reduce the stand-by power. By using these developed technologies, non-planar MOS transistors with strained-Si and SiGe channels were fabricated. The advantage in the current drivability was demonstrated for the high-mobility non-planar transistors compared to Si non-planar transistors under the condition of the same off-current level. In other word, possibility of the operational power reduction was demonstrated for the high-mobility non-planar transistors because the operation voltage can be reduced to obtain the same on current with the Si non-planar transistors. In summary, the advantage of combining non-planar channel structures with high-mobility channel materials has been demonstrated for the performance enhancement and the power reduction in scaled MOS transistors in the hp32nm era and beyond.
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