成果報告書詳細
管理番号20120000000848
タイトル*平成23年度中間年報 高速不揮発メモリ機能技術開発 不揮発メモリの開発
公開日2012/7/11
報告書年度2011 - 2011
委託先名エルピーダメモリ株式会社
プロジェクト番号P10002
部署名電子・材料・ナノテクノロジー部
和文要約和文要約等以下本編抜粋:
1. 共同研究の内容及び成果等
(1)単体メモリセルの試作と評価
平成22年度に引き続き、単体メモリセルの特性改善を行った。特に、平成22年度、平成23年度に分割導入したスパッタ装置を稼動させ、単体メモリセルのロット試作期間を短縮することにより、ロット試作→評価・解析→ロット試作というフィードバックサイクルを速くまわして、特性改善を加速することが可能となった。
書き込み電流は、本事業の目標となる50μA 以下/セルをH22年度に達成し、(2)で述べる様に、中規模アレイ搭載テストチップの動作を実現することが出来た。しかし、大容量プロトタイプチップを動作させるためには、更なる書き込み電流の低減が必須である。このため、遷移金属酸化物の種類や組成、また電極材料との組み合わせに変えて、より低い書き込み電流と書き込み時間を実現出来る構造を検討した。その結果、書き換え電流として20μA/セルを、書き込み時間として10nsを、また一桁以上のオンオフ比を達成し大容量プロトタイプチップに搭載する素子に必要なレベルの基本特性を確認した。平成24年度は、特性ばらつきの低減を中心に改善を行い、大容量プロトタイプチップの開発に繋げていく予定である。
英文要約Title: Development of High-speed and Non-volatile memory Technology / Development of High-speed and Non-volatile memory. (FY2011-FY2012) FY2011 Annual Report

1. Fabrication and evaluation of 1T1R cell
This fiscal year, after FY2010, resistive switching memory cell (1T1R) is fabricated for getting basic data of gigabit scale ReRAM memory. Development TAT was quickened using the newly introduced sputter equipment in fabricating.
The outcomes in FY2011 are below.
(1) The write current is about 20uA.
(2) The write speed is about 10ns.
(3) The on-off ratio is one digit.
2. Design and fabrication of test chip mounting medium scale memory array
Final goal of this program is development of gigabit scale ReRAM memory. For this goal, we extract ReRAM characteristics and reliability data efficiently and liberally. We have designed test chip mounting medium scale memory array as the tool within FY2010. The scale of a main memory array mounting this chip is 64Mbit and it consists of one resistive switching element and one planar MOS select transistor.
This test chip is fabricated and evaluated in TY2011. The endurance of 1E6 cycles was confirmed by the evaluation of this test chip. This endurance value is enough to the application of the storage class memory. It's also improved continuously in FY2012 for 1E16 cycles.
3. Design of 30~40nm process array TEG
 The gigabit scale prototype chip is planning to use a 30~40nm process. Therefore we added development of the 30~40nm process 1Gbit array TEG to the first plan. Design has been completed in FY2011 and is fabricating in FY2012.
4. Design of gigabit scale prototype chip
Design of gigabit scale prototype chip has been started at FY2011 based on the specification which has been discussing in the program of architecture. Tape out and fabrication is scheduled for FY2012.
ダウンロード成果報告書データベース(ユーザ登録必須)から、ダウンロードしてください。

▲トップに戻る