成果報告書詳細
管理番号20120000000876
タイトル平成21年度~平成23年度成果報告書 極低電力回路・システム技術開発(グリーンITプロジェクト) アナログ回路技術開発
公開日2012/7/12
報告書年度2009 - 2011
委託先名システムエルエスアイ株式会社 国立大学法人東京工業大学
プロジェクト番号P09003
部署名電子・材料・ナノテクノロジー部
和文要約件名:平成21年度?平成23年度成果報告書 極低電力回路・システム技術開発(グリーンITプロジェクト)/アナログ回路技術開発
(1)PLL回路ブロック:0.5Vで動作する超低消費電力PLL回路ブロックの開発に成功した。1MHz?100MHz間は連続設定が可能であり、出力クロックのジッターは1%以内に抑えている。また、消費電力は、1μW/1MHzを実現した。SoCに搭載されるための回路ブロックとしては、デジタル回路だけによる実現が望ましいが、1μW/1MHzという超低消費電力仕様を満たすことは極めて困難であり、本研究ではアナログ回路を使用して目標を実現した。開発した回路ブロックは、1)位相・周波数比較器、2)電荷注入器、3)低周波透過フィルタ、4)電圧・電流変換器、5)電流制御発振器、6)コモンモード制御器、7)プログラム型周波数分周器である。これら全てを0.5Vで動作させ、かつ充分な電源雑音抑圧性能及びダイナミック・レンジを確保するため、全部品は完全差動回路で実現した。また、0.5V動作でも充分な電流駆動能力を確保するための回路上の工夫を施した。21年、22年度前半はTSMC社90nm標準CMOSを使って全構成部品を1チップ上に集積し、22年後半、23年度は、TSMC社65nm標準CMOSを使って全構成部品を1チップ上に集積試作チップを作成し、QFN48ピン・パッケージに組み立て、また、組み立てたICを評価するため、評価基板を設計、製作し、性能評価を行なった。その結果、目標仕様を全て満たすことができた。(2)ADC回路ブロック:0.5Vで動作する精度7bit、変換速度1GS/sのADC回路ブロックの開発に成功した。フラッシュ型のAD変換方式を用いたが、通常のコンパレータを並列にする構造では128個のコンパレータが必要となり、面積及び消費電力上好ましくない。本研究では比較器の出力信号遅延時間を比較する新方式を開発して、0.5Vで1GHz動作の低消費電力ADCを実現し、目標仕様を満たした。(3)電流出力型DACの回路ブロック:0.5Vで動作する精度10bit、変換速度1GS/sのDAC回路ブロックの開発に成功した。0.5Vでは従来のオペアンプを用いた構成が取れないので、比較器と抵抗DACを用いた新しいバイアス電流制御回路を開発し、0.5Vで1GHz動作の低消費電力の電流出力型DACを実現し、目標仕様を満たした。(4)広帯域低位相雑音VCOブロック:低電圧動作が可能なLC型電圧制御発振器を有する低消費電力PLLを開発した。従来のLC型VCOでは広周波数可変範囲動作を実現することは困難であったが、新たに分数分周が可能な注入同期回路を開発し、幅広い周波数出力と低位相雑音特性の両立を達成した。100MHzから8.8GHzの周波数範囲の出力が可能であり、消費電力は12mWであった。
英文要約Title: Ultra-low voltage circuits and system development for Green IT Project with analog circuit technique (FY2009-FY2011) Final Report
(1)PLL circuit block: A 0.5V ultra low power PLL has been successfully developed. It can output clocks from 1MHz to 100MHz seamlessly with less than 1% jitter performances. The power consumption is less than 1uW/1MHz. As a building block for SoC application, a fully digital circuit solution is preferable over analog one in terms of portability of the design from one technology to another. But due to the fact that at the time we started this research, digital solutions were far away from the power consumption target and not likely to attain the specification within a next few years, analog circuits were mainly used in this research to shoot for the target specifications with some confidence. The newly designed circuit blocks were 1)Phase/frequency detector, 2)Charge pump, 3)Low pass filter, 4)V to I converter, 5)Current controlled oscillator, 6)Common mode control circuit, and 7)Programmable frequency divider. All of those seven circuit blocks are designed in fully differential circuits so that they can show strong power supply noise rejection characteristics with an adequate dynamic range even with a 0.5V power supply operation. Also PFET Nwells are biased at 0V through high resistors in order to keep their transconductance high enough even with 0.5V power supply. TSMC's 65nm standard CMOS technologies were used for the integration. Those chips were mounted in QFN48 packages. (2)ADC block: A 0.5-V flash ADC has been realized with a resolution of 7bit and a conversion frequency of 1GS/s. The conventional 7-bit flash ADC requires 128 comparators, which need a considerable power consumption. In this work, a delay interpolation technique is proposed to save the power consumption by reducing the number of required comparators. It uses a delay difference between comparator outputs, and the number of comparators becomes half by the proposed circuit technique. By employing the proposed delay-interpolation technique, the target performance has been achieved. (3)Current-output DAC block: A 0.5-V DAC has been realized with a resolution of 10bit and a conversion frequency of 1GS/s. Under the 0.5-V supply condition, the conventional operational amplifier cannot maintain its performance, so a new bias-current control circuit using a comparator and RDAC is proposed. By the proposed technique, a very low-power operation has been achieved and satisfies the target performance. (4)Wide-band low-power VCO block: A low-power PLL using a low-voltage LC-VCO has been developed. The conventional LC-VCO has a narrow frequency tuning range. In this work, a fractional-N injection-locked oscillator is proposed to achieve both wide frequency tuning range and low phase noise characteristics. A frequency tuning range of 100MHz to 8.8GHz has been achieved with only 12mW.
ダウンロード成果報告書データベース(ユーザ登録必須)から、ダウンロードしてください。

▲トップに戻る