成果報告書詳細
管理番号20120000000981
タイトル平成21年度~平成23年度成果報告書 省エネルギー革新技術開発事業 先導研究 省エネ情報機器のための超並列バスによるヘテロジニアス・マルチチップ積層Cool Systemの研究開発
公開日2012/9/28
報告書年度2009 - 2011
委託先名株式会社トプスシステムズ 独立行政法人産業技術総合研究所
プロジェクト番号P09015
部署名省エネルギー部
和文要約本研究開発では、情報機器の消費電力削減を目指して、マイクロプロセッサやチップ間通信のクロック周波数を大幅に下げることで消費電力を削減し発熱を低減するアプローチにより、低消費電力でスケーラブルに性能向上や機能向上が可能な3次元積層LSIの3つの基盤技術開発(1,Cool Chip技術、2,Cool Software技術、3,Cool Interconnect技術)を進め、試作チップによりその効果を実証した。
次世代デジタル・テレビ向けの3次元積層LSIを想定して開発した試作チップは、3GHzで動作するCore2Duoプロセッサと同等の性能を50MHzで動作する2つのヘテロジニアス・マルチコア・プロセッサで実現するように設計した。試作チップの消費電力を評価した結果、その消費電力削減効果は1.4/100(基準値65Wから868mWに削減)となり、目標値:1/50以下を達成することができた。
 尚、3つの基盤技術開発については、それぞれ以下の結果を得た。
1.Cool Chip技術
本研究開発で開発したヘテロジニアス・マルチコア・プロセッサ2種(C0チップとC1チップ)により、動作周波数50MHzでCore2Duo(動作周波数:3GHz)と同等の性能を達成した。
C0チップは、2個(2種)の32-bitプロセッサを集積するヘテロジニアス・マルチコア、C1チップは、6個(4種:64-bitプロセッサ・コア、128-bitプロセッサ・コア、256-bitプロセッサ・コア、及び1024-bitのリコンフィギュアブル・プロセッサ・コア)を集積するヘテロジニアス・マルチコアである。尚、性能は、論理シミュレータ及びハードウェア・エミュレータを使用して、分散並列処理型のH.264デコーダ・ソフトウェアを用いて評価した。
2.Cool Software技術
本研究開発で開発したヘテロジニアス・マルチコア・プロセッサ2種(C0チップとC1チップ)上で、分散並列処理型H.264デコーダを動作させた時の各プロセッサ・コアの平均稼働率は、65.2%と、目標値である稼働率:60%以上を達成した。
 分散並列処理型H.264デコーダは、従来の逐次処理として記述されたH.264デコーダ・ソフトウェアを機能分割し、KPN(Kahn Process Network)型の動作モデルとして、メモリを共有せずにメッセージ・パッシングで動作する10個のプロセスとして構成、プロセス間のメッセージを格納するFIFOについては、負荷のバランスを考慮して設定した。尚、各プロセッサの稼働率は、分散並列処理型H.264デコーダ・ソフトウェア・モデルとC0チップ・C1チップそれぞれの性能モデルを作成し、システム・レベルでの性能シミュレーションを行って評価した。
3.Cool Interconnect技術
本研究開発で開発した超並列通信バス・インターフェイス(COOL Interconnect)試作チップのフリップチップ接続により、チップ間通信6.4Gbyte/sにおける消費電力は97mWであり、目標値である100mW以下を達成した。
 試作チップ(0.25μmCMOS技術,8.3mm x 6.0mm)のAlパッド上に1600個のAu円錐バンプ(φ10μm、50μmピッチ)を形成した。さらに、目標値より微細なAu円錐バンプアレイ(φ7μm、27μmピッチ、1600バンプ)のヘテロジニアス・マルチコア・プロセッサチップのフリップチップ接続に成功した。また、低容量貫通電極(TSV: Through Si Via)の形成プロセスを新たに構築し、ライナー酸化膜の厚膜化により2pF以下の低容量値を達成した。 
本研究成果については、特許出願(3件)、研究発表(11件)、講演(4件)、展示会(5件)、新聞発表(2件)を行った。
また、Cool Interconnect技術については、低消費電力でスケーラブルな3次元積層LSIチップ間インターフェイスとしての標準化に向けて、平成24年度からJEITA 3D半導体サブコミティにて標準仕様策定の活動を開始した。
 これらの成果は、情報機器の更なる高速化・高性能化・高機能化と消費電力削減を大きく前進させるとともに、Cool Interconnect技術については3次元積層LSIチップ間の標準インターフェイスとしての普及が期待される。
英文要約This research project aimed to save energy consumed on Information Systems.
Our approach for low-power is to reduce clock frequency of microprocessors and chip interconnect drastically that eliminates heat issue on 3D LSI stacking. Our goal is to establish core technologies, such as 1) Cool Chip, 2) Cool Software, and 3) Cool Interconnect, that enable low-power 3D LSI systems.
This report shows effectiveness of these core technologies.
We designed two heterogeneous multi-core processor test chips, C0 and C1 for next generation digital TV applications that can provide performance comparable to 3GHz of Core2Duo only at 50MHz. The total power consumption of test chips with a chip interconnect is 868mW, 1.4/100 of Core2Duo processor’s 65W.
As for each core technology development, we could get good outcomes.
1) Cool Chip Technology
The C0 chip is a heterogeneous Multi-Core processor integrates two different 32-bit cores. The C1 chip is another heterogeneous Multi-Core processor integrates six cores, such as two 64-bit cores, two 128-bit cores, a 256-bit core, and a 1024-bit reconfigurable core.
2) Cool Software Technology
With a distributed processing implementation of H.264 decoder the average utilization of processor cores are 65.2%.
The distributed processing H.264 decoder that consists of 10 processes is designed based on message passing which FIFO depth is carefully configured to avoid load imbalance. The core utilization is measured by system level simulation with models of H.264 software processes and processor cores.
3) Cool Interconnect Technology
The power consumption of chip interconnect measured with a test chip is 97mW. The test chip integrates 1600 low capacitance electrodes for interconnect, runs at 50MHz, 8.3mm by 6.0mm on TSMC 250nm technology. Two chips are connected as flip chip with cone shape of electrodes, and for power measurement it transfers data at rate of 6.4GByte/s(max).
Regarding this project we registered 3 patens, given 11 presentations, 4 speeches, 5 exhibitions, and 2 press releases.
Furthermore, Cool Interconnect Technology is to be proposed as a standard of low-power scalable interconnect for 3D LSIs by JEITA 3D sub-committee.
This R&D drives improvement in speed, performance, functionality, and power of information systems, and especially Cool Interconnect Technology is expected to be widely used as a standard of 3D LSIs.
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