成果報告書詳細
管理番号20120000001000
タイトル平成21年度~平成23年度成果報告書 省エネルギー革新技術開発事業/先導研究/強誘電体フラッシュメモリ基盤技術の研究開発
公開日2012/10/31
報告書年度2009 - 2011
委託先名独立行政法人産業技術総合研究所 国立大学法人東京大学
プロジェクト番号P09015
部署名省エネルギー部
和文要約本研究開発では、Fe-NANDの100nm以下の技術世代に直結するFeFET微細化プロセス技術の開発と共にFe-NANDメモリセルアレイの動作実証を目標とし、下記5項目の研究を行った。(1)FeFET微細化プロセス技術: H21は強誘電体膜厚200nm、側壁保護、兼、素子間絶縁膜のSiO2膜で被覆したゲート長L=0.9μmのFeFETを作製し、ゲート掃引電圧Vg=1±5Vで0.84Vのメモリウィンドウを得た。H22はSiO2ハードマスクを用いてエッチング条件も適正化し、側壁傾斜角85度で強誘電体膜厚200nmのL=0.54μmFeEFTを作製した。SiO2膜で被覆したFeEFTを測定してメモリウィンドウ0.95V、実測2日で良好な保持特性を得た。H23は、側壁傾斜角85度、強誘電体膜厚200nm、SiO2膜で被覆したL=0.54μmのFeFETでVg=1±5V掃引時のメモリウィンドウ1.0Vと、書込み電圧Vg=1±5V実測3日で良好な保持特性を得た。L=0.26μmのFeFETも作製し、Vg=1±5V掃引時のメモリウィンドウ0.9Vと書込電圧Vg=1±5Vで実測7日の良好な保持特性を得た。(2)Fe-NANDメモリアレイの作製と評価: H21はL=W=5μmの非自己整合ゲートFeFETがメモリセルの64kb Fe-NANDアレイ回路を作製して特性を評価し、同一ブロック内1kbセルの消去、書込状態のしきい値電圧Vth分布のばらつきをVe-Vw=3.02(σe+σw) に抑制した。Ve, Vwは消去状態(e)および書込み状態(w)のVth平均値、σe, σwは標準偏差である。H22はL=1μmの自己整合ゲートFeFETをメモリセルとする64kb Fe-NANDの試作を開始し、セルレベルで108回の書換え、6V・10μsのパルス電圧による消去と書込、実測2日で良好な保持特性を得た。H23はL=1μmのFeFETをメモリセルとするベリファイ回路付き64kb Fe-NANDの作製と1kbのVth分布幅の評価を行った。(3)Fe-NANDメモリアレイ評価法開発: H21はFe-NANDアレイのページ書込み、ブロック消去、読出しを自動化する測定システムを開発した。H22は多数個のFeFETで温度ストレス加速試験を行い、FeFETの高温下電気的特性がアレニウスモデルで解析できることを実証した。H23はセラミックパッケージに結線したチップで温度ストレス加速試験評価法を開発した。(4)Fe-NAND制御回路の開発: メモリアーキテクチャーのシステム及びメモリ制御回路の両方の階層において、高速・低消費電力・高信頼性なSSDを実現する回路システム技術を開発した。H21はデータセンタ向けSSDで特に問題となるデータフラグメンテーションを解消する回路システムを、H22はFe-NANDフラッシュメモリの課題であるリードディスターブ等信頼性を向上させるための回路方式を開発した。H23はメモリセルとアレイの詳細な解析を行い、書込み、消去の履歴による強誘電体特有の物性に起因するVthばらつきを克服する制御方式の開発を行った。(5)Fe-NAND実用化のためのフィージビリティ研究: 強誘電体フラッシュメモリプロジェクト推進会議を年に数回開催して産総研、東大、東芝の本研究開発担当者らが集まり、Fe-NANDについてH21はセルレベルの特性、H22は64kbアレイの特性について議論し、研究指針に随時反映させた。H23はFe-NAND実用化のための課題抽出と将来展望のまとめを行った。
英文要約Title: Research of basic technology for developing novel ferroelectric flash memory (FY2009-FY2011)
The Final Report
This project has five items as follows: (1) Fabrication process for downsizing FeFET, (2) fabrication and statistical evaluation of Fe-NAND flash-memory cell array, (3) Development of test method for Fe-NAND flash-memory cell array, (4) Development of control circuits for Fe-NAND flash-memory, and (5) Feasibility study for commercializing Fe-NAND flash-memory. Summary: (1) In 2009 we fabricated a self-align gate L=0.9um FeFET covered with SiO2 for device-isolation and sidewall-protection. The ferroelectric layer was 200nm-thick. The memory window was 0.84V at Vg=1+/-5V. High-density reactive-ion etching was used for the gate etching. In 2010 we improved the gate-sidewall verticality using SiO2 hard mask in etching. We achieved 85-degree side-wall angle in SiO2-covered L=0.54um FeFET with 200nm-thick ferroelectric layer. The memory window was 0.95V. Good data retentions were obtained by 2-day-long measurements. In 2011, we showed 1.0V memory window and 3-day-long measured good retentions by the L=0.54um FeFET. We successfully made L=0.26um FeFET with 0.9V memory window and 7-day-long measured good retentions. (2) In 2009 we fabricated a 64 kb Fe-NAND flash-memory cell array by non-self-aligned-gate L=W=5um memory cell FeFETs. Vth distribution of the 1kb cells in a block was Ve-Vw=3.02(Se+Sw), where Ve and Vw were averaged Vth, Se and Sw were Vth standard deviations for e (erase) and w(write) states. In 2010 a 64 kb Fe-NAND was fabricated by self-aligned-gate L=1um cells. The FeFETs showed 1E08 cycle endurance, erased-and-programmed states by 6V, 10us pulses, and good data retentions by 2-day-long measurements. In 2011 a 64 kb Fe-NAND with verify circuits was fabricated by L=1um FeFETs. Vth distributions of 1kb of the 64kb were investigated. (3) In 2009 semi-automatic measurement system was constructed for page-read, block-erase and read of the Fe-NAND memory cell array. In 2010 we imposed heating stresses to the FeFETs and found an Arrhenius-type formula to predict a life time of an FeFET by the many tests. In 2011 we developed and tested a burn-in system for wire-bonded FeFET chips to measure their endurance and retentions with heating stress. (4) We observed history effects of Fe-NAND flash memories. The Vth shift during the erase strongly depends on the past program voltage and varies by 2.32 times. This paper also proposes the initialize and weak-program erasing scheme with the fixed initialize voltage that removes history effects as well as realizes the bit-by-bit cell erase Vth control. The Vth distribution width decreases from over 0.4V to 0.04V. As a result, 43% and 37% less read and VPASS disturb are achieved, respectively. (5) The project members gathered several times a year and had fruitful discussions about research strategy for applying the Fe-NAND to future commercialized memory. Discussions about current problems of Fe-NAND memory cells and array performances gave positive feedbacks and progress to the project.
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