成果報告書詳細
管理番号20120000001070
タイトル平成23年度成果報告書 ノーマリーオフコンピューティング基盤技術開発
公開日2012/10/20
報告書年度2011 - 2011
委託先名日本電気株式会社 NECシステムテクノロジー株式会社
プロジェクト番号P11001
部署名電子・材料・ナノテクノロジー部
和文要約件名:平成23年度成果報告書 「ノーマリーオフコンピューティング基盤技術開発」
今回報告する2つの研究項目が27年度に達成を目指した最終目標の要約を以下に記す。尚、「ノーマリーオフ評価技術」は「ノーマリーオフコンピューティングシステム設計方法論の研究開発」の一部であるので、その研究項目の目標を記す。「インテリジェントビルを指向するセンサーネットワーク低電力化技術」の最終目標:次世代不揮発性素子の使用を前提とし、インテリジェントビルを指向するセンサーネットワークにおいて必要となるセンサ端末の低消費電力化技術を開発し、機能及び性能を維持したまま電力消費が現在の端末の1/10になることをプロトタイプ端末で実証。「ノーマリーオフコンピューティング技術の設計方法論」の最終目標:画期的な低消費電力性能を実現できる新しいノーマリーオフコンピューティングシステムの設計方法論の提示。
これらの目標を達成するにあたり、23年度に取り組むべき主な課題は以下であった。
1)ノーマリーオフ化が可能になることで、重要性が増した不揮発オフローダの導入の検討。
2)消費エネルギーが大きい不揮発素子への書込みについて、その回数を極小化するためのシステムアーキテクチャー、ソフトウェア技術、ハードウェア設計技術の検討と開発。
3)スマート環境センサにおいて、最も大きな電力を消費する通信期間を通信量の削減で短縮するソフトウェアと、電池の劣化により実効的な消費電力を増加させる電源電圧降下を最小化するソフトウェアの基礎検討と開発。

最終目標を達成すべく、上記の課題等に取り組み、23年度に予定した研究開発は全て完了し良好な結果を得た。その成果を以下に列挙する。
a) ナノブリッジ素子を用いた汎用不揮発オフローダの無線センサ端末への導入を検討し、データ圧縮処理では消費エネルギー(実効的電力)を1/21に削減できることを示した。
b) ソフトウェアで不揮発レジスタを制御できる不揮発CPUとそれに適した新しい命令セットの導入を検討し、10秒間に1ms動作させる条件で50%の省電力化できることを示した。
c) スマート環境センサの時刻同期処理の省電力化手法を開発し、1日あたり「消費電力30.85%削減」「平均誤差30.34msec」を達成した。
d) スマート環境センサの再接続処理の省電力化手法を開発し、実験の結果、データ送信時において、試算目標を上回る1日あたり「消費電力40.65%削減」を達成した。
e) スマート環境センサの実効的な電池寿命を劣化させる電圧降下を避けながら、動作タイミングを守ることができるタスクスケジューリングアルゴリズムを開発した。
f) OS関連の研究に必要なCPUシミュレータのプロトタイプを開発した。
g) 不揮発レジスタの書込み回数削減方式、メモリベース算術演算回路方式を検討し、各々10?20 %の書込み回数削減効果、7?23%の動的電力削減効果があることを示した。
h) メモリ構成の電力評価シミュレーション手法を開発、5倍以上の高速化を達成した。
i) スマート環境センサのノーマリーオフ省電力技術評価装置の作製に向けて、電源管理エミュレーション手法を作成した。
j) ナノブリッジ素子の等価回路モデルを提案し、パラメタ(ON/OFF抵抗、寄生容量)を導出し、その妥当性を検証した。
英文要約Title:The Project of Platform Technology Development for Normally-off Computing(FY2011)Final Report
The final goals, to be finished in FY2015, of the two research items that we are reporting here is shown briefly below.Final goal of Low-Power Technologies of sensor networks for intelligent buildings:Using the next generation nonvolatile devices, a low-power sensor network technologies are developed, which are demonstrated through a prototype terminal with the same performance, the same function and the one tenth power consumption, compared with the present terminal.
Final goal of Design Methodology of Normally-off-Computing System:The new design methodology for normally-off-computing systems is made clear, which enables epochal low-power performance. (Evaluation Method of Normally-off Technology is a portion of Design Methodology of Normally-off-Computing Systems.)The themes that should be conducted in FY2011 to achieve the goals are shown below.
1) Investigation of application of a nonvolatile off-loader to sensor nodes.
2) Investigation of system architecture, operating system and hardware-design technology to minimize the total number of the writing to nonvolatile devices.
3) Investigation of communication protocols to minimize the quantity of the communication to shorten the communication hour with large power consumption and investigation of operating systems to minimize the supply voltage drop.

To achieve the final goal, we researched the themes shown above and attained the excellent results that we had expected. The results are enumerated below.
a) It is demonstrated that a NanoBridge off-loader can substantially reduces power consumption of a data compression transaction to the one 21st of that with CPUs.
b) It is demonstrated that a nonvolatile CPU with software-controllable nonvolatile registers can reduce power of the CPU to the half.
c) A new low-power time-synchronization method of sensor nodes is developed. The reduction amount by the method measures 30.85%.
d) A new low-power method of the re-connection between sensor nodes and upper node. The reduction amount by the method measures 40.65%.
e) A task scheduling algorism that can avoid the voltage drop and keep I/O timing specifications is developed.
f) A CPU simulator prototype for OS research is developed.
g) A hardware design method with the 10-20% reduced number of the nonvolatile- device write operation is developed, and a memory-based arithmetic operation method with 7-23% reduced active power consumption is developed.
h) A five times faster simulation method for memory architecture power evaluation is developed.
i) A power controlled hardware emulation method to produce a hardware emulator for normally-off low-power method evaluation.
j) An equivalent circuit model of NanoBridge is proposed and its parameters (resistance, capacitance) are extracted, and their validity is confirmed.
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