成果報告書詳細
管理番号20120000001175
タイトル平成21年度~平成23年度成果報告書 ナノエレクトロニクス半導体新材料・新構造ナノ電子デバイス技術開発 ナノワイヤFETの研究開発
公開日2012/12/7
報告書年度2009-2011
委託先名国立大学法人東京工業大学
プロジェクト番号P09002
部署名電子・材料・ナノテクノロジー部
和文要約件名:平成21~平成23年度成果報告書 ナノエレクトロニクス半導体新材料・新構造ナノ電子デバイス技術開発/ナノワイヤFETの研究開発
 今後予想される社会のスマート化に伴い、高性能の集積回路はこれまで以上に必要とされその市場の大幅な拡大が予測されている。そのため集積回路で使用されるため消費電力が大きな課題となり、高性能化に加えて低消費電力を両立することが必須の技術となる。従来の平面型のFETでは、微細ゲート長の領域で待機時のオフ電流が増大して低消費電力性の確保が困難な状況になっており、FETの構造は電界効果を高めることができるゲートがチャネルを囲んだ立体構造となることが必至である。究極的にはナノワイヤFETの構造が理想的であるが、どのようなデバイス構造で高い駆動電流(オン電流)が得られるかどうか明らかになっていない。
 本研究開発では高性能性と低消費電力を両立した集積回路を実現する次世代のFETとしてSiナノワイヤFETに着目し、その潜在的な特性を理論的・実験的に明らかにして実用化に向けた課題とスケジュールを提示することを目的とする。理論面からはナノワイヤの構造に依存する電子構造変化や量子効果に関する解析的検討から、高いオン電流が得られる構造の予測と電気特性の解析式の記述を行い、実験面からは量産可能なプロセスを前提とした作製方法の提示と課題の抽出、および高性能なFET動作の実証を行った。
 ナノワイヤの電子構造はワイヤ径や方向、歪みによって大きく変化するため、10nm級のワイヤ径という四万個もの原子数を扱うことが可能な第一原理計算手法を開発し、現実的に顕われる表面構造の揺らぎなどの要素を導入したナノワイヤの電子構造の計算し、FET動作に寄与するサブバンド数や有効質量の変化などナノワイヤ特有の物理現象を示した。また、電子構造で決定される最大のFET特性を記述するバリスティック伝導モデルの構築を行い、高いオン電流の実現に有利な構造を提案し、次いでモデル拡張により微細ゲート長で発現する準バリスティック伝導の解析式を示した。
 ナノワイヤFETの実験的検討では立体構造へのリソグラフィ時のパターンの崩れ、ワイヤ細線化のための熱酸化の過程でソース・ドレイン部分の薄膜化防止膜、過度のシリサイド形成抑制技術など試作プロセス上の課題の提示と改善プロセスの提案を行った。試作したFETの電気特性の解析の結果、12nm×19nmの断面をもつナノワイヤFETで一本あたり65μAと高いオン電流が得られ、オフ電流も十分抑制でき、高性能性と低消費電力性が両立可能であることがわかった。高いオン電流が得られる理由は断面の角における高い電子濃度と高い移動度の実現であることがわかった解析の結果明らかになった。電気特性は断面形状に強く依存し、10nmを下回る断面寸法の領域で特性が劣化することも確認でき、最適な断面寸法が存在することを示すことができた。一方、ナノワイヤとゲート絶縁膜の曲面を有する界面評価では局在した界面準位の存在を示し、ゲート長が8~5nmの世代を想定した場合のナノワイヤFETソース・ドレイン技術ではショットキー接合が有利であり、実現に必要となるエネルギー障壁制御技術と形成プロセスを提案し、実証を行った。
 以上のSiナノワイヤFETの課題の抽出と研究テーマの創出から2022年頃のナノワイヤFETの製品化に向けて今後必要となる研究課題と研究時期について技術開発ロードマップの作成を行った。
英文要約Title: Development of Nanoelectronic Device Technology Project, “Research on Nanowire FET”, (FY2009-2011) Final Report
Increasing demands of large-scale integrated circuits (LSI) for coming smart systems in modern society have been predicted to expand the semiconductor markets. As with the explosive spread of LSIs, reduction of power consumption while maintaining its high performance is one of the issues for future devices. Conventional planar FETs have already faced difficulties in reducing the excess off-state leakage current, so that the device structures should naturally shift to 3 dimensional channels. Nanowire FET is considered as the best structure for electrostatic control, however, guidelines for cross-sectional shapes as well as sizes to obtain high on-current are still lacking.
The purpose of this project is to elucidate the potential performance theoretically, to demonstrate the feasibility of Si nanowire FETs for future FET structures and to plot a R&D roadmap for commercialization.
First, we theoretically examined the electronic states of nanowires, as they reveal strong dependency on wire sizes and shapes, based on the first-principle calculation with original calculation algorism to treat wire sizes up to 10 nm (40,000 Si atoms) and summarized the parameters including number of subbands, effective mass changes, etc., which determines the FET characteristics. Then, we formalized a ballistic FET model with obtained electronic states as inputs based on Landauar’s formula and showed preferable wire parameters to achieve higher performance. The model was successfully extended to quasi-ballistic FET model by considering elastic scatterings and optical phonon emission.
Secondly, we revealed process issues for Si nanowire FETs fabrication; lithography on rugged surface, excess oxidation at source/drain region, silicide intrusion into nanowire and so on, and offered potential solutions for improvements. We successfully demonstrated a Si nanowire FET with cross-section of 12nm x 19nm, which exhibited an on-current of 65x10-6 A with sufficiently suppressed leakage current. The origin of large on-current was found to be the effect of high carrier concentration at corners accompanied by improved mobility. A large drop in on-current was observed with wire size less than 10 nm, indicating strong influence of wire designs. By optical and electrical measurement, additional interface states at gate oxide and channel interface was found, showing concerns for reliability. Moreover, a novel Schottky source/drain process with energy barrier height control, which is suitable for nanowire FETS with highly scaled gate length of 8 to 5 nm, is proposed.
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