成果報告書詳細
管理番号20130000000707
タイトル平成22年度-平成24年度成果報告書 高速不揮発メモリ機能技術開発 不揮発アーキテクチャの研究開発
公開日2013/10/1
報告書年度2010 - 2012
委託先名学校法人中央大学
プロジェクト番号P10002
部署名電子・材料・ナノテクノロジー部
和文要約件名:高速不揮発メモリ機能技術開発 不揮発アーキテクチャの研究開発

携帯電話やスマートフォン等の高機能携帯機器、電子ブックなどの普及が急速に進んできている。これらの機器はバッテリによる駆動が主であり、搭載される部品には低消費電力であることの必要性が高い。特に搭載される半導体メモリの消費電力の低減が要求されており、高速に動作すると共に電源を切ってもデータが保持される不揮発メモリを搭載したシステムの開発が望まれている。本研究開発では高速不揮発性メモリを用いて、現状のメモリアーキテクチャの消費電力に対して、実質上1/10以下に削減する不揮発アーキテクチャに関する構成事例を提示することを目標とする。
平成22年度は高速不揮発性メモリを用いたメモリアーキテクチャのシステムレベルでの性能等を評価するためのESL(CAD)ツールを用いたメモリシステム開発プラットフォームを構築した。また、高速不揮発性メモリの高速性・不揮発性という特性を生かしたアーキテクチャとして、高速不揮発性メモリとフラッシュメモリを搭載したメモリアーキテクチャ(SSD)を提案しピーク電力を97%削減できることを示しSSDM(Solid-State Devices and Materials)で論文発表を行った。
平成23年度はESL(CAD)ツールを用いて、平成22年度に開発したメモリシステム開発プラットフォーム上に、メモリ等のデバイスの機能モデルから成る仮想デモシステムを構築した。また、高速不揮発性メモリの書き換え回数を50倍増加する、ターンバック書き込み方式を開発し、50ナノメートルサイズの高速不揮発性メモリ素子を用いて、有効性を実証し、IMW(International Memory Workshop)で論文発表を行った。提案手法はシステム性能の劣化なしに信頼性を向上することができる。
平成24年度は、平成23年度に開発した仮想デモシステムを用いて、従来のメモリアーキテクチャの消費電力に対し、実質上1/10 以下に削減する不揮発アーキテクチャを開発した。フラッシュメモリのページサイズより小さな断片化したデータと、頻繁に上書きされるホットデータを高速不揮発性メモリに格納することで、SSDの電力を93%削減することに成功した。電力削減と同時に、書き込み性能も11倍に高速化することができた。また、断片化したデータや頻繁にアクセスするデータを高速不揮発性メモリに記憶することで、フラッシュメモリの
書き換え回数を1/7に削減することに成功した。その結果、フラッシュメモリが書き換え回数の寿命に達すると置き換える、交換のコストを1/7に削減することに相当する。本技術は集積回路分野の世界トップクラスの学会である、Symposium on VLSI Circuits 2012で論文発表を行った。本アーキテクチャにより、本研究の目標である、電力を1/10以下に削減することを達成した。
また、高速不揮発性メモリに必要とされる仕様を探索し、書き込み、読み込み時間は3μs以下、書き換え回数は1×E5回以上必要であることが明らかにした。その結果、「高速不揮発メモリ機能技術開発」プロジェクトで開発中のReRAMが十分、実際のシステムで利用できることを明らかにした。
研究成果はジャーナル論文・国際会議・国内会議で26件を発表を行った。また、7件の解説論文の発表を行った。特許は7件出願した。研究成果は、学会だけでなく、新聞社等のメディアにも注目され、47件の報道が行われた。
英文要約Title: Research of high-speed non-volatile memory architecture (FY2010-FY2012), the Final Report.

The purpose of this project is to develop a memory architecture that achieves 1/10 or less power consumption than the conventional one by utilizing high-speed non-volatile memory.
System-level evaluation platform is constructed as a top down approach and device characteristic is extracted as a bottom up approach to investigate the target architecture.
In FY2010, ESL (CAD) based valuation platform (tool) for high-speed non-volatile memory architecture has been developed. Moreover, an adaptive codeword ECC (Error Correcting Code) is proposed for non-volatile RAM used for write buffer, and NAND integrated SSDs. The ECC scheme corrects memory cell errors of NAND and high density non-volatile RAM such as ReRAM, MRAM and PRAM efficiently. The acceptable raw bit error rate of non-volatile RAM and NAND flash memory increase by 3.6-times. By non-volatile RAM write buffer, the 10Gbps high-speed write is achieved with one-twenty ninth of power consumption.
In FY2011, virtual demo system has been constructed for the evaluation and investigation of the optimized memory system using the platform developed at FY2010. Moreover, a novel verify-programming method has been proposed to enhance ReRAM’s endurance and minimize the access time by adaptively optimizing both pulse voltage and width. The transition metal binary oxide such as HfO2 resistive RAM is the promising candidate for the sub-20nm nonvolatile memory owing to low switching current, high scalability, process compatibility with CMOS / DRAM / Flash technologies, simple structure and high speed switching property. This project clarified that the conventional method using the high voltage pulse damages the memory device and degrades the endurance. We also investigated the verify-programming method to enhance ReRAM's endurance and minimize the access time by adaptively optimizing both pulse voltage and width. The verify-programming method that only monotonically increases the pulse voltage or width cannot achieve sufficient cell endurance and access time. This project proposed a combination of turnback pulse voltage and width method which achieves 50-times higher endurance and the shortest access time at the same time.
In FY2012, a memory architecture that achieves 1/10 or less power consumption than the conventional has been investigated as a final goal of this project. A 3D through-silicon-via (TSV) -integrated hybrid ReRAM/multi-level-cell (MLC) NAND solid-state drives’ (SSDs’) architecture is proposed. NAND-like interface and sector-access overwrite policy are proposed for the ReRAM to considering the physical nature of the ReRAM obtained at FY2011. Furthermore, intelligent data management algorithms are proposed. The proposed algorithms suppress data fragmentation and excess usage of the MLC NAND by storing hot data in the ReRAM. As a result, 11 times performance increase, 6.9 times endurance enhancement and 93% write energy reduction are achieved compared with the conventional MLC NAND SSD, which meets the goal of this project. It is also clarified that ReRAM write and read latency should be less than 3μs to obtain these improvements. The required endurance for ReRAM is E5. 3D TSV interconnects reduce the energy consumption by 68%. These results show that the developing ReRAM is applicable to the actual memory system.
In conclusion, we accomplished all the targets of the project by FY2012.
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