成果報告書詳細
管理番号20130000000993
タイトル平成20年度-平成24年度成果報告書 立体構造新機能集積回路(ドリームチップ)技術開発
公開日2013/11/22
報告書年度2008 - 2012
委託先名技術研究組合超先端電子技術開発機構
プロジェクト番号P08009
部署名電子・材料・ナノテクノロジー部
和文要約立体構造新機能集積回路(ドリームチップ)技術開発(平成20年度-平成24年度) 
平成24年度報告書・要約

1. 次世代三次元集積化のための評価解析技術の研究開発

[熱・積層接合技術の研究開発]三次元微細接合構造部の熱伝導パラメータを実測・導出する手法を開発し、温度測定TEGによる温度分布のシミュレーションと実測の一致を確認した。三次元デバイスの放熱冷却構造を開発し、性能を実証した。チップ間熱伝導性能を確保するため、熱バンプの配置・設計方法、指針を作成した。10μmピッチの微細接合のためのアライメント方式を開発し、7mm角チップで10,000以上の高接合精度接続を実現した。プリアプライ層間充填樹脂による多層一括接合方式を開発した。三次元積層構造の非破壊欠陥観測を超音波で行い、20μmバンプサイズ対応を確認した。ウエハレベルに対応可能なX線透過拡大方式欠陥観測方法を開発しTSV欠陥を観測した。

[薄ウェハ技術の研究開発]バンプ/TSV付きウェハ及び積層品の上ウェハに対する高精度加工技術開発において、精度目標値TTV2.0μm (±1.0μm) を達成した。また、C2Cにおける薄厚チップのピックアップ性や接合工程短縮のために新たにUBD(Underfill Before Dicing)技術を開発提案した。更に、統合ES#2TEGのDRAM部を用いた強制汚染時のゲッタリング評価及びチップ薄化時のリテンションタイムへの影響等を明らかにした。

2.次世代三次元集積化の共通要素技術開発と設計基準策定

[3Dインテグレーション技術の研究開発]TSVの回路モデルや信頼性仕様策定のための要素回路の設計を行った。低電力通信回路方式や積層チップ間クロックスキューを低減する同期回路の提案・設計を行った。積層チップ電源ノイズを低減する電源方式を提案・設計した。また、ウェハ貼り合わせ技術の高信頼度化、貼り合わせウェハに対する高精度TSV加工技術を開発し、3層積層の基盤技術を開発した。TSV関連の設計パラメータ取得のためのテストパターンを設計した。

[超ワイドバスSiP三次元集積化技術の研究開発]ロジックと超ワイドバスメモリ(ビット幅4k本)をインターポーザで相互接続する三次元積層SiPを開発し、100GByte/sの伝送能力を有し、伝送エネルギー効率が0.56pJ/bitの伝送特性を実現した。また搭載したモニタ回路を用いて100Gbyte/s伝送時のアイパターンを計測し、三次元積層SiPにおけるI/O回路特性を検証した。

[デジアナ混載三次元集積化技術の研究開発]Siインターポーザに高誘電体薄膜を持つTSVでデキャップキャパシタを形成出来ることをTEGで実証し、構造設計を行い、Siインターポーザでの電源系が狙いどおり低インピ-ダンスであることをシミュレーションにより確認した。積層するチップ相互の接続の機械的・電気的インターフェースを決定した。また、TSV接続による積層構造を持つイメージセンサチップ・CDSチップ・ADCチップ・I/Fチップを設計・試作し動作を確認した。併せて放熱構造、評価環境の設計を行った。

[ヘテロジーニアス三次元集積化技術の研究開発]LTCCを用いた可変フィルタとMEMSスイッチ、制御ICを集積させる三次元積層ICを設計した。可変フィルタ単体はトップクラスの可変領域と低損失を確認した。MEMSスイッチはビア付きLTCC上に形成し、更にキャップウエハをサブミクロンAu微粒子を用いて接合し、接合前と同等のスイッチ動作を確認した。
英文要約3D-LSI technology development project(2008-2012)
Summary
[Cooling, Stacking and Bonding Technology] High accuracy thermal conductivity estimation for 3-D stack structure having micro-bumps and Cu-TSVs was confirmed by using both simulation and TEG evaluation. Cooling structure design of 3-D system was done and confirmed its effectiveness. Alignment technologies for 10um pitch bump-bump interconnect was demonstrated by stacking 7x7mm2 TEG having more than 10k micro- bumps. Pre-apply underfill technology for one-time thermal-compressive 3-D stacking was confirmed. Non-destructive failure analysis using ultrasonic is confirmed for 20um diameter micro-bump. Using scanning transmission X-ray microscopy, TSV void observation in 300mm wafer was done.

[Thin Wafer Technology] For wafer thinning which wafer has TSVs and micro-bumps TTV (Total Thickness Variation) control ability was confirmed to be less than 2.0um after CMP. For thin die pick up, Underfill before Dicing (UBD) technology was proposed and confirmed in Chip to Chip (C2C) stacking. Thin wafer backside treatments (impurity gettering layer forming) were confirmed by DRAM retention time evaluation using wafers which backsides were covered by Cu.

[3D Integration Technology] For design, electrical modeling of TSV, low power interface circuits, synchronization scheme among slices, and low noise power lane design were proposed and confirmed. For process, W2W stacking with high accuracy placements and Via-Last forming for 3-laysers’ W2W stacked wafer was developed. TEG pattern to confirm the parameters related TSV was designed.

[Ultra-Wide Bus SiP Technology] 3-high stacked structure with Memory Chip+ active-Si-Interposer + Logic Chip was designed and fabricated, assembled, tested and confirmed 100GB/s bandwidth with 0.56pJ/bit power efficiency. Signal eye open of data bus (through TSV) was measured by monitor circuits in active-Si-Interposer.

[Analog/Digital Hybrid SiP Technology] It was confirmed by TEG that TSV having high permittivity liner can work as a De-coupling Capacitance. Simulation results indicated that appropriate design of the interposer’s Power Distribution Network with TSVs for De-Coupling Capacitance has flat and stable low- impedance characteristics. Mechanical/Electrical interface specification among the analog/digital imaging system had been fixed. Imaging system with CIS, CDS, ADC and IF chip were designed and fabricated as a demonstrator for analog/digital hybrid system. They were evaluated and confirmed their functions. Cooling system for the imaging system was designed and evaluated.

[Heterogeneous 3D Integration Technology] 3D stacking system was designed with elements such as tunable filter by LTCC, MEMS switch and control IC. Tunable filter indicated wide range and low insertion loss. MEMS switch was fabricated onto LTCC and covered by cover chip with sub-micron gold particles for hermetic sealing which operation is identical as individual chip level (before stacking).

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