成果報告書詳細
管理番号20130000001080
タイトル平成24年度成果報告書 平成24年度採択先導的産業技術創出事業 11B09014d 極低エネルギー化を実現する統合化システシステムLSI設計技術 平成24年度中間
公開日2014/1/24
報告書年度2012 - 2012
委託先名学校法人早稲田大学戸川望
プロジェクト番号P00041
部署名技術開発推進部
和文要約 平成24年10月-平成25年9月において、当初の計画の【目標2】,【目標3】
にある通り、主に以下の2つの研究を実施した。

【項目2 (前年度から続く)】
前年度【目標1-1】・【目標1-2】によってHDR アーキテクチャと呼ぶ新たなシ
ステムLSI抽象モデルを提案した。【項目2】ではHDRアーキテクチャを対象に、
複数電源電圧と複数サイクルレジスタ間通信を扱うことを可能とする低エネル
ギー化高位合成アルゴリズムを構築することを目標とした。まずHDRアーキテ
クチャ を対象とする低エネルギー化高位合成として、前年度において、(i)
初期ハドル合成、(ii) スケジューリング/FUバインディング、(iii) レジスタ
/コントローラ合成/フロアプラン、(iv) ハドル合成、(v) ハドル分割、の反
復によって構成されるものを提案・構築した。しかしながらこの方式は、 (1)
ハドルの面積の振動、(2) 併合と分割操作の分離、といった問題が生じ、これ
によりエネルギー最小化ならびに解の収束性の2点が問題となった。そこで、
今年度、これら2つの問題を解決する方式として (1に対する解) 仮想面積見積
り、(2に対する解) フロアプラン指向ハドル合成、を上記 (i)-(v) のフロー
に導入した。その結果として既存技術に比較して35%以上の低エネルギー化を
達成した。

【項目3】
【目標1-1】・【目標1-2】・【目標2】による電源制御に加えHDRアーキテクチャ
においてクロックゲーティングの観点から、『強結合』されたハドルを対象と
するクロック木の構成の初期検討を行った。その結果、細粒度クロックゲーティ
ングに比較して疎粒度クロックゲーティングが消費エネルギーの観点で最良の
結果であることが判明した。
英文要約We performed the following two research items:

1. We have developed an HDR architecture synthesis algorithm based on
iterative refinement:

(1) Initialization
(2) Scheduling/binding
(3) Register/controller synthesis and floorplanning
(4) Huddling, and
(5) Unhuddling.

The processes of (2)-(5) are iterated until we finally have a final
solution. However, this version of algorithm has two problems: (P1)
huddle area may be oscillated too much and (P2) we have (4) huddling
and (5) unhuddling as separated steps. In order to resolve these two
problems (P1) and (P2), we have newly introduced the two ideas into
our synthesis algorithm:

(S1) Virtual area estimation technique, and
(S2) Floorplan-directed huddling.

By integrating (S1) and (S2) into our original HDR architecture
synthesis algorithm, we have realized approximately 35% energy saving
compared with existing optimization techniques.

2. As a next step, we consider clock gating and clock tree synthesis
and will incorporate them into our HDR architecture synthesis
algorithm. First, we have evaluated several clock trees arranged on
HDR architecture. The results demonstrated that coarse-grained clock
tree realizes totally low energy consumption rather than fine-grained
clock tree. Based on this initial consideration, we will develop
clock gating and clock tree synthesis algorithm.
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