成果報告書詳細
管理番号20140000000271
タイトル平成23年度-平成25年度成果報告書 省エネルギー革新技術開発事業 先導研究(事前研究一体型) ストリームデータ処理の高速・低電力化を目指すマーチングメモリの研究開発
公開日2014/8/28
報告書年度2011 - 2013
委託先名ルネサスエレクトロニクス株式会社
プロジェクト番号P09015
部署名省エネルギー部
和文要約1.研究開発の目的
 近年スマートフォンなどに代表される画像・音声等のマルチメディアデータを扱う情報端末では膨大なストリームデータを極めて高速に処理することが求められており、本研究は、ストリームデータ処理工程におけるエネルギーを効率的に低減する為にストリームプロセサアーキテクチャにマーチングメモリ(MM)の適用を検討する。
2.研究開発の内容
 MMは、入力データは、出力に至るまで、メモリセル間を伝達されることで、順次CPU側に出力され、CPUでストリーミング処理が行われる。前段のメモリセルからは非常に短いビット線でメモリセルに接続され、データの転送が行われる。メモリセルアレイには、データ保持機能が要求されるほか、前段からのデータの転送及び次段へのデータの転送する機能が求められる。データ制御を考慮するとデータ転送時のデータ衝突を防ぐために遅延制御方式、マスター/スレーブ方式が考えられ、メモリセル構成としては、容量部にデータを蓄積するダイナミック型や、フィーバック構成によりデータを増幅保持するスタティック型が考えられる。データ転送制御としてマスタースレーブ方式を適用。本制御にて消費電流成分の多くを占めるクロック系の電流削減のため、さらに低消費電力化策としてクロックの部分活性が可能なように階層化を適用した。このシミュレーション用回路図より、システム検証用の電力ライブラリの作成も実施した。
MMの消費電力改善として、データスルー方式(クロックを用いずデータを移動)書込みポインタ、読み出しポインタでデータの書込み、読み出しのメモリセルの位置を示す。システムクロックに同期して、書込み/読出しポインタがそれぞれ左に移動していく。書込みポインタの左側のメモリセルおよび読出しポインタより右側のメモリセルはデータを通過させるため、データスルー方式と呼ぶ。ポインタによりメモリセルの先頭、最後尾を表すことにより、データの格納、読み出し位置をクロックを用いずに制御する。これにより、従来のマスタースレーブ型に対して約1/5
の消費電力に削減ができた。
MMの応用例としてルータ(2次元メッシュのルータのアーキテクチャ)は、ルータごとに5 つのインプットポートがあり、4つは他のルータと接続,1 つはPE と接続される。ポートはVC(Virtual Channel:仮想チャネル) を2 つ有し,VCのインプットバッファにMM適用の結果、メモリ部において46.5%、ルータ全体で28.8%の電力の削減を得、2GHzで1サイクルの遅延をLook-aheadルータを応用し、性能オーバヘッドを削減する手法を提案した。また、MMの命令フェッチバッファ部適用検討は、ストリーム処理のためのプロセッサ間データ授受部(共有レジスタバンクに相当する部分)、ループ処理の命令群を蓄え、効率的な命令供給を行う命令フェッチバッファ部にMM適用、ループ処理などにおいて、命令供給を高速化するとともに、命令用ローカルメモリへのアクセスを省くことによる低消費電力が期待できる。これらの例のようにIoTの世の中への普及により、ストリーム化されたデータの取り扱い量も格段に増加することが予測され、マーチングメモリの寄与できる市場が新規に構築される。
英文要約 This research is about the very important for energy-saving technique of the streaming data processing in the multimedia technology field, which makes the power consumption of the streaming data processing reduce effectively. The marching memory (MM) uses the different architecture from the conventional memories. The data is transferred to the most neighboring memory cell sequentially as like as chain. Between each memory cell are connected by the very short bit-line for the data should be transferred. The shortened bit-line and needless of reading out, amplified by the sense-amplifier, and re-writing operation realize the high speed data transfer and reduction of the power dissipation. The memory cells of marching memory are required below features;
1. The memory cell data should be storage temporarily or continuously.
2. The memory cell data should be transferred without data collision.
The basic memory cell structure is the clocked inverter in the feedback loop is adopted for the leakage current reduction and high speed transfer operation in this research. In order to avoid data collision during data transfer the master-slave control with the non-overlapped two-phase clocks is used, and the memory cell containing feedback-loop and controlled by the
master-slave control was adopted in this memory array and the control signals is different from the complex decoding circuit of the conventional memories. For the low power dissipation the marching memory is divided into multiple number of memory banks, which has the output selector and connection line among each bank for the interface between the neighboring processor, and marching memory can be operated and simulation result was about 2GHz with short connection. Additionally the marching memory of data through type
(MMTH) which reduced the power consumption of clock operation by the reduction of clock change, therefore MMTH achieved about 1/5 times power consumption of master-slave type.
 The system simulation circumstance including the marching memory was constructed by the transaction model level, consists of multiple processor cores and multiple marching memories, and multiple banks of marching memory having the three functions (read, write and wait mode), which is executed dividing memory accessing and processor execution and total power consumption is come from add up each results. The MMTH is assumed having the possibility of adaptation for many applications. NoC (Network-on-Chip), one of MMTH
applications, is a key component of recent multi-core systems. Since FIFOs provided in the router are the dominant part of the power consumption, introducing a low power FIFO circuits is efficient to reduce the total power of the router. Here, a novel power efficient of MMTH is proposed and utilized in the router of the NoC. It is reduced by 42.4% on average compared with a traditional FIFO implementation.
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