成果報告書詳細
管理番号20160000000762
タイトル平成27年度成果報告書 クリーンデバイス社会実装推進事業 電子・材料・ナノテクノロジー部実施事業の周辺技術・関連課題における小規模研究開発の実施 CPSプラットフォームにおけるコンピューティングのコア設計と異種機能デバイス集積における微細インターフェイス技術の研究開発
公開日2016/8/23
報告書年度2015 - 2015
委託先名株式会社東芝
プロジェクト番号P14016
部署名IoT推進部
和文要約件名:平成27年度成果報告書 クリーンデバイス社会実装推進事業/電子・材料ナノテクロジー部実施事業の周辺技術関連課題における小規模研究開発の実施 /CPSプラットフォームにおけるコンピューティングのコア設計と異種機能デバイス集積における微細インターフェイス技術の研究開発

下記3つの要素技術の研究開発を行い、以下の成果を得ることができた。(1)CPSプラットフォームにおけるコンピューティングのコア設計とシステム検証 a.GPU(Graphics_Processing_Unit)‐DDR3のFO-WLP(Fan-out Wafer Level-Package)設計 GPU 1個とDDR3 4個を、2D構造、及び3D構造のFO-WLPで設計した。 2D構造についてはRDL(Redistribution-Layer)配線を2層、3D構造についてはRDL配線を2層、及びCuポストを形成した両面サブストレイトを組み合わせることにより、伝送品質を確保した設計ができた。 b.HBM(High Bandwidth Memory)の高密度設計 HBMとGPU間の配線には、一般的に高価なシリコンインターポーザが使われているが、FO-WLPでの設計実現性を検討した。GPUをFOWLP内に配置し、GPUと向い合せにHBMを配置したCoC(Chip-on-Chip)構造を採用することで、電源、グランドを1層のRDL配線で設計することができた。 c.SSD(Solid-State-Drive)の高密度設計 コントローラを3D構造のFO-WLPで設計し、その上にNANDのBGA(Ball-Grid-Array)パッケージを実装したPoP(Package-on-Package)にすることにより、ワンパッケージSSDを実現することができた。 (2)異種機能デバイス集積における微細インターフェイス技術(TMV(Through-Mold-Via)/RDL)の研究開発 微細インターフェイス技術(TMV/RDL)の研究開発として,低コストRDL形成と低コストTMV形成技術の研究開発を実施した。「FO-WLPにおける低コストRDL形成」では,RDL配線TEG(Test-Element-Group)を作製した後,RDL配線プロセス実験評価を行った。RDL配線はCu電気めっき技術を適用した。Cuめっき膜精度を決定するレジスト形成には,反射防止膜(BARC)を下地とするプロセスで精度向上を行い,I/O-pad=20μm-pitch,Line/Space=5μm/5μm,Via/Land=15μm/30μm,RDL配線=銅(Electroplating:20μmt)の値を有するRDL配線形成の達成を確認した。 「FO-WLPにおける低コストTMV形成」では,Cu-pillarを用いたTMV-Firstのプロセス設計とプロセス検証を行った。プロセス設計では,Cu-pillar-height=100μmのCu-pillar基板を作製するとともに,Cu-pillar-pitch=20μmのCu-pillar基板の作製も達成した。プロセス検証では,Cu-pillar基板の断面観察とDaisy-chain抵抗評価から,Cu-pillarとRDL配線が良好な電気接続を達成していることを明らかにした。 (3) FO-WLP技術を用いたコンピューティングのコア設計における課題抽出 現在、世の中で開発されているFO-WLPについて、プロセス、構造、製品応用、設計ツール、LBP相互設計について調査し、課題を抽出した。 企業連携として、GPU‐DDR3のFO-WLPでは、GPU メーカであるDMP(株式会社ディジタルメディアプロフェッショナル)と連携して、設計を行った。
英文要約Title: Clean Device Promotion Project / Small-scale Research and Development of Peripheral Technologies of Electronics, Materials, and Nanotechnology / Core design of computing and system verification on CPS platform and research and Development of micro-interface technology for the integration of the heterogeneous functional deices, (FY2015) Final Report

Results have been achieved as follows by implementation of research and development for the following three elemental technologies. (1) Core design of computing and system verification on CPS platform a. FO-WLP(Fan-out Wafer Level Package) design of GPU(Graphics Processing Unit)-DDR3 1 piece of GPU and 4 pieces of DDR3 were designed by 2D and 3D structural FO-WLP. Design with securing transmission quality was possible by combining two layer plated substrate by RDL(Redistribution Layer) wiring for 2D structure, two layer plated substrate by RDL wiring for 3D structure, and double side substrate formed Cu posts. b. High density design of HBM(High Bandwidth Memory) In general, expensive silicon interposer is used for wiring between HBM and GPU. Design feasibility on FO-WLP was evaluated. Arranging GPU within FOWLP and using CoC(Chip-on-Chip)structure which has HBM arranged facing GPU, made it possible to design power and ground on one layer by RDL wiring. c. High density design of SSD(Solid State Drive) One package SSD was realized by designing the controller on 3D structure FOWLP, and using PoP(Package on Package) having BGA(Ball Grid Array) package of NAND mounted on it. (2) Research and Development of micro-interface technology (TMV(Through Mold Via)/RDL) for the integration of the heterogeneous functional deices. Research and Development for both of the low cost RDL formation technology and low cost TMV formation technology for FO-WLP were implemented. Regarding the low cost RDL formation technology for the FO-WLP, a process evaluation for the RDL process was implemented by using the designed RDL TEG(Test Element Group). Cu electroplating technology was applied for RDL process. For electroplating resist formation process that determines plating film accuracy, Bottom Anti-Reflective Coating(BARC) was applied to improve the accuracy of reisit shape. As the results, achievement of RDL which has a value of I/O pad=20um pitch,Line/Space=5um/5um,Via/Land=15um/30um,RDL Cu thickness of Electroplating=20um was confirmed. Regarding the low cost TMV formation technology for the FO-WLP, process design and process verification of TMV first process that applied Cu pillar for TMV were implemented. In the TMV process design work, both of the Cu pillar substrate (Cu pillar height =100um), and Cu pillar substrate (Cu pillar pitch =20um) were achieved. In process verification experiment, cross-sectional analysis and Daisy chain resistance evaluation clarified the achievement of acceptable electric interconnection between the RDL and Cu pillar. (3) Issue extraction for core design of computing with FO-WLP technology FO-WLP is currently on-going in developing in the world, we examined the process, the structure, the application to product, design tools, and LBP mutual design about FO-WLP to extract the issues. The design for FO-WLP of GPU-DDR3 was collaborated with a GPU manufacturer DMP(Digital Media Professionals Inc.) as business collaboration.
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