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成果報告書詳細
管理番号20170000000148
タイトル平成27年度ー平成28年度成果報告書 エネルギー・環境新技術先導プログラム ビッグデータ処理を加速・利活用する脳型推論システムの研究開発ー新原理デバイス・回路による超高速・低消費電力ハードウェア技術の開発とそのシステム化ー
公開日2017/5/11
報告書年度2015 - 2016
委託先名国立研究開発法人産業技術総合研究所 学校法人早稲田大学 パナソニックセミコンダクターソリューションズ株式会社 国立大学法人北海道大学
プロジェクト番号P14004
部署名イノベーション推進部
和文要約「1:超低消費電力シナプス・ニューロン模倣素子用新材料技術の開発」原子スイッチ、及び、金属/金属酸化物ヘテロ構造を用いたアナログ型抵抗変化素子の双方に関して、連続的な可変抵抗動作時のダイナミックレンジとしては、脳型推論システム用素子として最低限必要と考えられる3桁を上回り、5桁を確保できる見通しが立った。さらに挑戦的な課題として設定した消費電力に関しては、原子スイッチでは、1スイッチあたり10fJ以下で動作する素子実現の可能性を示すことができた。一方、金属/金属酸化物ヘテロ構造素子においては、低消費電力動作と高速動作が両立しているという予想外の進展があり、さらなる電気的特性評価技術の高度化が求められることが明らかになった。「2:ビッグデータ処理を目指した超低消費電力新型デバイスの開発とその集積化回路の設計」集積化アナログ型抵抗変化素子の開発に関しては、タンタル酸化物材料ベースの混載メモリ技術に基づいた新コンセプト素子“RAND (Resistive Analog Neuro Device)”の原理検証を行うため、以下に示すアナログ型抵抗変化素子の基礎的な要素技術の開発を行った。第一に、0.18um実デバイスを用いて、学習重みを微調整する駆動方法に関する検討を行った。その結果、トランジスタによる電流制限がアナログ型素子の電流ばらつき抑制に効果的であることを突き止めRAND用TEGに搭載するとともに、動作電流50uAを含む領域での単体素子アナログ動作を確認した。さらに、素子の電流ばらつきモデルを構築し、シミュレーションにより電流ばらつきのニューラルネットワークシステムへの影響を検討した。第二に、高速・低消費電力で動作する積和演算回路を搭載した0.18um RANDチップの設計を完了した。これらの取り組みにより、微細化・低消費電力化にむけた課題を抽出し、プロセス、デバイス、設計上のばらつきとの関係を見える化することができた。「3:ビッグデータ処理を目指したハードウェア指向深層学習とシステムアーキテクチャの構築」ReRAMをCMOS回路・システムに組み込んでシミュレーションを行うためのモデルを作成し、ハードウェア指向学習アルゴリズム(ハードウェア指向自己符号化器)とそのアーキテクチャの構築、および深層学習における結合重み精度の評価を行なった。平行して、ReRAMモデルをデジタル実装したフルデジタル自己符号化器のチップを設計・試作した。その結果、(1)当該アルゴリズムを用いると従来法と比較して半分のRAND素子数で同規模のニューラルネットワークを構築できること、(2)RAND素子の現実的なバラツキを考慮した場合、教師なし学習による2層までの特徴生成が可能であること(この層数までであれば、従来技術と比較して1/1000を超える低消費電力化が可能であること)、(3)さらなる層数の増加のためには書き込みバラツキの抑制・レンジ拡大が必要であることが明らかになり、さらにチップ試作・評価を通して、(4)ReRAMクロスバー構造上で積和演算を行う際に必要となるパイプライン構造と制御デジタル回路の基本アーキテクチャが完成した。「4:研究開発推進委員会の開催(国家プロジェクト化に向けた検討)」研究開発推進委員会を設置し、外部有識者を招聘して、国家プロジェクト化のため検討を行った。また、戦略的アウトリーチ活動の一環として、平成28年10月27日に公開ワークショップを開催した。約150名の方々のご参加を得て、多数の有益なご意見を頂戴することができた。
英文要約Widening of the dynamic range for the resistance change in analog mode was achieved using an atomic switch configuration. Using Ta2O5 as an ionic transfer layer material and a molecule as a gap material, CMOS process compatible atomic switch was developed. The atomic switch shows the dynamic range of resistance change up to 5 orders of magnitude, which is the final target of this project. Because of the small current and small bias in the operation, it is expected the power consumption is also so small although it’s confirmation requires further investigation. Widening of the dynamic range was also achieved in metal / metal-oxide heterostructures. Better than our assumption, both of the fast operation and the low power consumption were realized in the heterostructures. Further improvement in the evaluation system is required. In order to verify new concept "RAND (Resistive Analog Neuro Device)", based on TaO embedded memory technology, we have developed analog-type resistive element basic technology as follows. First we have studied operation method to get analog resistivity without variation and we have found that it is very useful to set another transistor for operation current compliance. Moreover we have designed the model of the variation of device and investigated the relationship with neural network system. Secondly we have finished 0.18um RAND TEG design which integrates the Multiply-Accumulate operation circuit of high speed and low power consumption. A hardware-oriented learning rule (hardware-oriented autoencoder) was proposed where the number of RAND device could be decreased by one half, as compared to conventional learning rule. A behavioral RAND model was built for large-scale Monte-Carlo simulations of RAND-based deep neural networks. Through extensive numerical simulations, we obtained (1) a layer-wise unsupervised learning resulted in proper feature extraction up to layer 2 under present statistical mismatch values for the RAND model, (2) further current range expansion and mismatch restriction were required for increasing the number of layers. An auto-encoder prototype chip was fabricated. The chip implemented an array of digital RAND emulators and learning controllers. Through the design and evaluations of the chip, a fundamental pipeline structure and control flow architecture for RAND-based weighted sum circuits was successfully obtained.
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