成果報告書詳細
管理番号100013436
タイトル平成19年度成果報告書 平成19年度採択産業技術研究助成事業 07A14003a 次世代半導体デバイス特性劣化の物理モデルに基づくプロセスガイドラインと信頼性評価手法の開発 平成19年度中間
公開日2009/3/27
報告書年度2007 - 2007
委託先名国立大学法人大阪大学細井卓治
プロジェクト番号P00041
部署名研究開発推進部
和文要約次世代MOSトランジスタのためのHigh-kゲート絶縁膜として、Ti添加及びLa添加HfSiO膜を作製し、構造解析および電気特性評価を行った。High-k膜の作製およびメタル電極の成膜を真空一貫プロセスで行い、TiO2/HfSiO/SiO2積層膜の作製を試みたところ、HfSiO/SiO2上にPVD成膜した金属Tiを低温で酸化アニールすることで、電気特性に優れたTiO2/HfSiO/SiO2積層構造の作製に成功した。一方、高温酸化アニール条件ではTiの下層への拡散が顕著に起こり、電気特性ならびに界面特性を劣化させることがわかった。しかし、低温プロセスを用いてTi拡散を回避し、さらには初期の下地SiO2を薄膜化することで、良好なSiO2/Si界面を維持した状態でEOT=0.71nm、ゲートリーク電流密度7.2x10-2A/cm2という非常に優れた絶縁特性を達成した。また、La添加HfSiO膜も同様に作製したところ、優れた絶縁特性と界面特性を得ただけでなく、La組成や深さ方向プロファイルを設計することでトランジスタの閾値電圧制御が可能であることを示した。
英文要約We fabricated TiO2/HfSiO/SiO2 trilayer structure utilizing novel in-situ PVD-based method to achieve EOT (equivalent oxide thickness) below 1 nm. We found that thermal diffusion of Ti atoms to SiO2 underlayers due to high temperature process degrades the insulating characteristics and interface properties. We achieved an EOT scaling of 0.71 nm as well as reduced gate leakage of 7.2x10-2 A/cm2 for a TiO2/HfSiO/SiO2 trilayered high-k dielectric while maintaining the ideal SiO2/Si interface property. In addition, we also demonstrated in-situ fabrication of metal/HfLaSiO/SiO2 gate stacks with significantly reduced gate leakage and an excellent interface property.
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