成果報告書詳細
管理番号20090000000156
タイトル平成18年度-平成20年度成果報告書 エネルギー使用合理化技術戦略的開発 エネルギー有効利用基盤技術先導研究開発 「低消費電力プロセッサのための不揮発論理回路基盤技術の開発」
公開日2009/7/30
報告書年度2006 - 2008
委託先名独立行政法人産業技術総合研究所 国立大学法人東京大学
プロジェクト番号P03033
部署名省エネルギー技術開発部 研究開発グループ
和文要約平成18年度は1.(イ)FeFETの特性ばらつきの抑制と1.(ロ)FeFETのしきい値電圧の制御の研究開発を実施した。1.(イ)では、ドレイン電流-ゲート電圧特性(Id-Vg)曲線における2つのしきい値電圧の分布を明確に分けるためにメモリウィンドウは十分広いことが求められる。このため、p, n両チャネルFeFETともに±5Vのゲート電圧掃引幅でメモリウィンドウが1V以上となることを目標とした。強誘電体SrBi2Ta2O9をパルスレーザ堆積(PLD)法で堆積する際の基板温度の最適化により、p, n両チャネルFeFETともに430度の基板温度でメモリウィンドウ1.2Vを実現できた。1.(ロ)では、pチャネル型FeFETしきい値制御のため、基板不純物添加量をゼロから5e+13/cm^2まで変えてpチャネル型FeFETを作製することを目標としこれを実行した。 平成19年度は上記1.(イ)、(ロ)をさらに進展させた他、加えて、2.(イ)基本回路の設計を実施した。1.(イ)では、数10個のFeFETから成る論理回路の出力を正しく得るためにはFeFETのドレイン電流の分散を少なく抑える必要がある。このため、p, n両チャネルFeFETともに同一基板上の90個のFeFETのON状態とOFF状態の各しきい値電圧のばらつきの標準偏差σがメモリウィンドウの8%以内に収まることを目標とした。PLD装置内の基板とターゲットの相対位置の制御により絶縁体と強誘電体の基板内の膜厚分布を抑えることで、これを達成した。1.(ロ) では、FeFETのしきい値電圧を制御することがn, p両チャネル型FeFETで構成した相補型回路の良好な動作にとって重要である。このため、pチャネル型FeFETの論理演算状態のしきい値電圧が-0.5V以下になることを目標とし、n型ウェル形成用の不純物を3e+13/cm^2以上添加することによってこれを達成した。nチャネル型FeFETのしきい値電圧についても同様に、p型ウェルへのB+添加量を変えることで制御できることが分かった。2.(イ)では、20個以内のFETで構成された状態検知強調回路の設計と、これを組み込んだ不揮発NOT回路、不揮発インバータラッチ回路の設計を目標としてこれを実行した。NOT回路構成にしたFeEFTの入力端子に与える電圧を直接変化させることで、演算と記憶の切り替え動作原理を実験的に確認した。 平成20年度は2.(ロ)基本回路の作製、2.(ハ)a.基本回路の特性評価、2.(ハ)b.メモリ動作方式の研究を実施した。2.(ロ)では、新規FeFET回路の作製工程の構築、FeFET微細化のためのゲート長1.5μmのFeFET実現、新規応用回路としてFeFETによるNANDフラッシュメモリのための4×2メモリアレイの試作を目標とした。設計された回路の動作に適したp, n両チャネル型のFeFETのしきい値調整と回路の金属配線の2層化によりFeFETによる回路の作製技術の開発に成功した。この技術を用いて4×2メモリアレイの試作にも成功した。また、チャネル付近のソースドレイン拡散を浅くすることで特性の良いゲート長1.5μmのFeFET作製にも成功しFeFET微細化を進展させた。2.(ハ)a.では、不揮発論理回路の研究として、不揮発NOT回路と不揮発インバータラッチ回路の正常動作検証を目標とした。特に、不揮発インバータラッチ回路については70度で動作しデータ記憶モードで1日以上経過後に記憶された論理状態を正しく読み出すことを目標とした。2.(ロ)で開発した技術を用いて不揮発NOT回路と不揮発インバータラッチ回路を作製し、これらの回路の電気的特性を評価することで目標を達成した。また、FeEFTによるフラッシュメモリの研究として、nチャネル型のFeFETで構成したFlash型メモリセルの消去、書込み、読出し動作の基本特性と基本動作方式の明示、4×2メモリアレイの一括消去、書込み、読出しの動作検証、を目標とした。2.(ロ)で開発した技術を用いてFeFET単体と4×2メモリアレイを作製し、これらの電気的特性を評価することで目標を達成した。2.(ハ)b.では、FeFETで構成したFlash型メモリセルの基本動作方式を明らかにすることを目標とした。データ保持特性、リードディスターブ、書き込みディスターブが最善になるFeFETのしきい値を詳細に検討することで目標を達成した。また、VLSI技術回路シンポジウムに出席し、不揮発メモリ素子回路に関する動向調査を行った。 以上のように、平成18-20年度の本研究開発項目の目標をすべて達成することができた。
英文要約Title: Strategic Development of Energy Conservation Technology Project etc. Development of Basic Technology of Nonvolatile Logic Circuits for Low-Power Processors (FY2006-FY2008) Final Report
This project has two items as follows: (1) Development of FeFET Preparation Techniques and Evaluation of FeFET Performance, and (2) Design of FeFET Logic Circuits and Development of their Performance. In FY 2006, we developed the following two sub-items in Item (1): (a) Decreasing dispersion of drain currents of many ferroelectric gate field effect transistors (FeFETs), and (b) Controlling threshold voltages (Vths) of FeFETs. Results : (1)-(a) We obtained both p- and n- channel type (ch.) FeFETs with memory windows over 1V at ±5 V gate scanning voltages by optimizing substrate temperature during pulsed-laser deposition of ferroelectric SrBi2Ta2O9. (1)-(b) For controlling Vths of p-ch. FeFETs, many FeFETs with various n-well implantation doses from zero to 5e+13/cm^2 were fabricated and identified. In FY 2007, we advanced the above items (1)-(a) and (b), and also performed one sub-item in Item (2): (a) Designing of basic circuits. Results: (1)-(a) By improving uniformities of the ferroelectric and the insulator film thicknesses, we obtained Vth dispersions with less standard deviation than 8 % for both on- and off-state of p- and n-ch. 90 FeFETs respectively. (1)-(b) We found that p-ch. FeFETs on n-wells ion-implanted with P+ dose over 3e+13/cm^2 showed less Vth than -0.5V in the logic operation. (2)-(a) We successfully designed a circuit with 20 FETs which was for sensing and amplifying voltage levels given to an FeFET-circuit input in the nonvolatile memory writing operation. In FY 2008, we performed three sub-items in Item (2): (b) Fabricating basic circuits, (c)-a. Demonstration of the basic circuits operation and (c)-b. Research of FeFET operations as flash memory cells. Results: (2)-(b) Construction techniques of fabricating the novel FeFET circuits were developed by adjusting Vths of p- and n-ch. FeEFTs for individual circuits and by establishing double-layered metal-wiring processes. We fabricated the 4×2 memory-cell array and a 1.5 um-gate-length FeFET with good electrical properties. (2)-(c)-a. We demonstrated normal operation of the nonvolatile not-logic and inverter-latch circuits. Data-retention times over one day at 70 degrees centigrade were obtained using the inverter-latch circuits. We also demonstrated the erase, program and read of both the single memory cell and the 4×2 memory-cell array. (2)-(c)-b. We found that the best conditions for data retention, read and program disturb can be obtained by optimizing Vth of the FeFET memory cell. Recent trends in research of nonvolatile memory devices and circuits were researched. In conclusion, we accomplished all the targets of this project, “Development of Basic Technology of Nonvolatile Logic Circuits for Low-Power Processors (FY2006-FY2008)”.
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