成果報告書詳細
管理番号20100000001252
タイトル*平成21年度中間年報 ナノエレクトロニクス半導体新材料・新構造ナノ電子デバイス技術開発 シリコンナノワイヤトランジスタの物性探究と集積化の研究開発
公開日2011/1/8
報告書年度2009 - 2009
委託先名国立大学法人東京大学 株式会社東芝
プロジェクト番号P09002
部署名電子・情報技術開発部
和文要約和文要約等以下本編抜粋:1. 研究開発の内容及び成果等
(1)極細シリコンナノワイヤトランジスタの電気伝導探究と集積化に関する研究開発(国立大学法人東京大学)
(i) (110)面シリコンナノワイヤトランジスタの正孔移動度評価
シリコン(110)面は正孔移動度が他の面と比較して大きいことが知られている。昨年度までにシリコン(100)基板および(110)基板上に作製したn タイプのナノワイヤトランジスタの電子移動度を詳細に評価し、ナノワイヤの側面の面方位に電子移動度が大きく影響されることを明らかにした。今年度は、正孔移動度に焦点をあて、もともと正孔移動度の大きい(110)基板を用いて正孔移動度の評価を行った。
昨年度までに確立したシリコンナノワイヤトランジスタアレー作製技術を用いて、(100) SOI基板上にp タイプのシリコンナノワイヤトランジスタアレーを作製した。ナノワイヤ幅は最小で18nm である。移動度をスプリットCV 法で正確に求めるため、ナノワイヤの本数は1 本ではなく、アレー状に500-1000 本配置した。これによりゲート容量の測定が容易となり正確に移動度を評価することができる。
(110)面の正孔移動度はナノワイヤの方向に依存する。まず[100]方向の正孔移動度を測定した。この方向では側面に[110]面が現れる。上面・下面も同じく[110]面である。測定の結果、ナノワイヤ幅を変えても移動度がほとんど変化しないことがわかった。4 つの面が同じ面方位であるため、ワイヤ幅を狭くしても側面の影響が変化しないためと考えられる。
次に、[110]方向の正孔移動度を測定した。この方向では側面に[100]面が現れる。上面・下面は[110]面である。側面の[100]面は正孔移動度が低い面であるため、ワイヤ幅を狭くすると側面の影響により移動度が低くなることが予想された。ところが、測定の結果、ワイヤ幅の狭くするほど正孔移動度が向上することを世界で初めて明らかにした。これは側面効果では説明できない。この移動度の向上は、正孔の有効質量の異方性と量子閉じ込め効果により、正孔が移動度の高い[110]面により多く存在しているためと考えられる。このようなナノワイヤに特有の特性向上現象は、デバイス応用上極めて重要である。
英文要約Title: Development of Nanoelectronic Device Technology; Si nanowire transistor (University of Tokyo and Toshiba Corporation) (FY2009-FY2010) FY2009 Annual Report
(1) Research and development on electric transport and integration of long channel ultra-narrow silicon nanowire transistors (University of Tokyo): P-type silicon nanowire transistor arrays were fabricated on (110) SOI substrates. The minimum nanowire width was 18nm. Hole mobility was exactly derived by the split CV method. In [100] direction, hole mobility did not show width dependence. On the other hand, it was newly found that in [110] direction, mobility shows width dependence and hole mobility increases with decreasing nanowire width. This peculiar phenomenon is not explained by a simple side-surface effect. It is considered that the mobility enhancement is caused by higher hole population in (110) than (100) because of the anisotropy of hole mass. Next, we have improved the fabrication process and established the process for 5nm-wide silicon nanowire transistor arrays. The conditions of electron beam lithography and dry etching were optimized. The nanowire height was reduced to less than 10nm. Silicon nanowire transistors with width ranging from 5nm to 15nm and with height ranging from 4nm to 10nm were successfully fabricated and their electrical properties including mobility were characterized. (2) Research and development on electric transport and integration of short channel silicon nanowire transistors (Toshiba Corporation): We successfully fabricated tri-gate type silicon nanowire transistors with 24-nm-width nanowire and 24-nm-gate-length on 300-mm diameter (100) SOI wafers. We demonstrated the transistor operation of Si nanowire transistors with 50-nm-gate-length. We successfully reduced the parasitic resistance of Si nanowire transistors by raised source/drain. Diamond shaped source/drain extensions were formed and (111) facets appeared in <110> nanowire. Epitaxial Si on (100)-top Si nanowire surface was thicker (~25 nm) than that on (110)-side Si nanowire surface (~20 nm). The raised source/drain increased Ion by 140% in n-MOSFETs. The nanowire width dependence of GIDL (gate voltage induced drain current leakage) was measured on Si nanowire transistors. It was confirmed that GIDL started under the small voltage difference between gate and drain with a decrease in nanowire width. Moreover, we confirmed that the increase of GIDL current by gate voltage was suppressed with a decrease in nanowire width. Because the impurity of extension region decreased in narrow nanowire, the concentration of the electric fields was weakened.
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