成果報告書詳細
管理番号20100000001818
タイトル平成21年度成果報告書 メニーコア・プロセッサ技術の研究開発(グリーンITプロジェクト) 次世代オンチップネットワーク方式の先導研究 次世代オンチップネットワークアーキテクチャ低消費電力化、高効率化、低コスト化技術の先導研究
公開日2011/1/18
報告書年度2009 - 2009
委託先名日本電気株式会社
プロジェクト番号P09005
部署名電子・情報技術開発部
和文要約1) オンチップネットワーク技術動向調査
 学会調査として、ESWEEKのCODES+ISSS、ATS(Asian Test Symposium)、MICRO-42、ASP-DAC、HiPEAC、ISSCCに参加聴講、及び発表者との直接議論によって、オンチップネットワークの研究動向の収集に努めた。また、(株)東芝、慶應義塾大学と共同でオンチップネットワークに関する論文検討会を実施し、約20件の著名な文献に関する調査を行った。これらの結果から、オンチップネットワーク研究の一定の方向性を見いだした。
2) 1024コアクラス向けオンチップネットワークの特性、要件検討
 1024コアクラスのオンチップネットワーク実現を前提として、現在および将来のプロセス、IPコアの規模や、項目1)で調査を行ったオンチップネットワークを用いたマルチプロセッサの実装事例などを用いて、最適なネットワークの構成および問題点を慶應義塾大学と共同で抽出した。最も重要になるのは、ルータのコストやレイテンシの低減であり、そのための方策としてソースルーティング方式と、そのスケーラビリティ拡張方式を提案した。また、慶應義塾大学においては、動的リコンフィギャラブルプロセッサの結合網について調査検討を行い、動的リコンフィギャラブルプロセッサMuCCRA に関して、アイランド型、直結型、複合型の3つの結合網のコスト、性能、消費電力を評価した。この結果、性能面とコストでは直結型が有利、消費電力ではアイランド型が有利という傾向が見られることがわかった。
3) オンチップネットワーク低消費電力化、高性能化、低コスト化アーキテクチャの提案と基礎評価
 OpenCoreのプロセッサモデルとSDRAMコントローラモデルを用いて、プロセッサのバスコントローラをパケットベースのネットワークインタフェースに置き換え、オンチップネットワークのルータを直接接続するRTL設計を試行した。この結果、従来のブリッジによるバス=パケット変換に比して、面積、レイテンシ共に短縮できることが確認でき、新規開発IPが直接パケットを操作するような規格作りが重要であることが明らかになった。また、低消費電力化施策として、バッファを含めたルータと、その間を結ぶリンクレベルにおいて電源がOffした場合にも、パケットのデッドロックを生じることなくルーティング可能な方式を提案し、効果を評価した。この方式は、一部のリンクは常時Onとしておき、他の多数のリンクについてはOn/Offを制御することにより、パケットの到達性、デッドロックフリーを保証しつつ省電力化を図ることが可能になる。その結果、パケット混雑度が低い場合には特に省電力化の効果が予想されるが、リンクのOn/Off閾値をアプリケーション特性によって切り替えると、さらに有効であろうということがわかった。また、慶應義塾大学で、バッファの電力をカットする手法や、ルータのパイプライン段数を変更することによって、省電力化する方策について検討を行い、省電力化の効果について定量的に評価を行った。
英文要約1) Technical investigation and evaluation for On Chip Network
We attended the various international conferences about on chip network technology, ESWEEK CODES+ISSS, ATS(Asian Test Symposium), MICRO-42, ASP-DAC, HiPEAC, and ISSCC. In the conferences, we investigated and evaluated the latest research results of on chip network. The discussions with the speakers and attendees in the conferences are very helpful to understand the trends of on chip network research. The researchers from Toshiba, Keio University, and NEC had a lot of meetings to discuss about 20 landmark papers about on chip network.. As a result, we can find out the direction of on chip network research.
2) The specification of on chip network with 1024 cores.
To archive on chip network with 1024 cores, we, Keio University and NEC, studied the optimized network structures and the point of issues of on chip network by using the various case studies of multi-processer LSI with on chip network which were presented in the various conferences. The most important point is the reduction of the cost and the latency of routers. We propose the source routing method and the extension of scalability method to reduce them. The researcher in Keio University discussed about the connection of a dynamic reconfigurable processer. Then, they evaluated the cost , the performance and the power consumption of three implementations, the island type, the direct connection type and the hybrid type of them, of MuCCRA, a dynamic reconfigurable processer. We obtained the results that the dynamic connection type has advantages of the performance and the cost and the island type has an advantage of the power consumption.
2) The proposal of architecture of on chip network with low power, high performance and low cost
We proposed the packet network interface and the direct connection of routers in on chip network. By using opensource design, we designed and evaluated the processer and the memory controller with the proposed ideas. We confirmed our proposed design has smaller area and latency than the conventional bridge based bus-packet transaction design. Then, we understand that the standardization which IP can control packets directly, is very important. We also proposed a novel routing method with the power control method. The proposed method can archive both the reduction the power consumption of on chip network and the power control with keeping dead-lock-free. This method can work effectively when the packets are not clouded. Then, the researcher in Keio University evaluated the cutting method of the buffer power, the customizing of the level of pipeline for the power reduction.
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