成果報告書詳細
管理番号20100000001884
タイトル平成20年度-平成21年度成果報告書 次世代半導体材料・プロセス基盤(MIRAI)プロジェクト 次世代半導体材料・プロセス基盤(MIRAI)プロジェクト(一般会計) 新探究配線技術開発・特性ばらつきに対し耐性の高いデバイス・プロセス技術開発 (平成20年度補正予算分)
公開日2011/1/25
報告書年度2008 - 2009
委託先名株式会社半導体先端テクノロジーズ
プロジェクト番号P01014
部署名電子・情報技術開発部
和文要約[1]新探究配線技術開発:[1-A]極限低抵抗配線技術の開発(カーボン配線技術開発):カーボン配線評価のための実験として、FIB-SEM装置による4端子測定用微細タングステン電極の作製条件を低ダメージに最適化し、相対評価だが有効なCNT抵抗評価法を確立した。そこからCNT抵抗がCNT成長条件に依存することを見出した。また信頼性を左右する要因として、コンタクト部分とCNT自身の品質という2つの課題を分離して検討することが可能となった。これによって低抵抗値と高信頼性カーボン配線構造の形成と信頼性評価技術開発が達成された。:[1-B]新コンセプトグローバル配線技術の開発(LSIチップ光配線技術開発):波長多重及びリング型変調器の温度無依存化のために、選択される波長の温度依存性を大幅に抑えるアサーマル技術として、再現性良く屈折率温度依存性が通常の導波路材料と逆の負の値になるTiO2の製膜方法を開発し、そのTiO2膜についての測定値を基に20-70℃の範囲で温度依存性がほぼゼロとなるSiN/TiO2複合導波路を設計し試作した。:[2]特性ばらつきに対し耐性の高いデバイス・プロセス技術開発: [2-A]ロバストトランジスタに関する技術開発:動的な特性ばらつき評価のために、測定時の回復効果がない高速測定が可能な経時変化量測定システムを導入し、経時変化計測が可能なTEGが実装されたテストウエハを試作した。1000デバイスのストレス前後の特性の経時変化を評価し、実負荷ストレス後の特性ばらつきは正規分布であるが、しきい値が増大し、ばらつきは拡大すること、経時変化量は正規分布しないことを示した。デバイス構造をプローブ状に加工し、アトムプローブによりゲート電極とソース・ドレインエクステンションが含まれる形で三次元不純物分布の測定に初めて成功した。チャネル不純物レスSOI(Silicon on Insulator)デバイスを試作し、ばらつきが抑制されることを示した。:[2-B]耐外部擾乱デバイス技術開発:耐SET技術、SETTEGへの中性子照射実験により、SETパルスの殆どが幅100ps以下であることを初めて明らかにした。この結果は耐SET技術を設計するための重要な根拠を与えるものである。また、2007年度に開発したSET一貫シミュレーション技術はファクター0.7倍の精度で実験結果と一致した。耐ESD技術、hp55nm/hp130nmプロセスで試作したTEGを解析した結果、CDMイベントのピーク電流とパッケージサイズの間にパッケージのタイプに依存した強い相関関係があることを見出した。この結果は、CDMの等価放電源をパッケージタイプ毎にモデル化出来る可能性を示唆している。
英文要約Abstract [1] Development of Carbon Nanotube Interconnect Technology : Regarding the evaluation of electrical properties of CNT vias, the fabrication process of small-sized tungsten electrodes for four terminal measurements was optimized by using the FIB-SEM to lower the process damage to CNTs. Consequently, the CNT via resistance was successfully measured without any degradation though it was a comparative assessment. We found that the resistance of CNT via depended also on the CNT growth conditions. Moreover, the evaluation method enabled us to investigate quality issues and contacts issues of CNTs, separately, which are both very important. As a result, the low resistance and high-reliable CNT vias and the evaluation techniques of their electrical properties have been developed. : [2] Development of On-chip Optical Interconnect Technology : In order to operate wavelength-division-multiplexing technology on an LSI chip where time-and-special-variation in temperature is large, we developed a stable fabrication method of TiO2 film with negative temperature dependence of refractive index, where those of most inorganic dielectric materials are positive. We also designed a novel composite TiO2/SiN waveguide using the measured value to cancel the sensitivity to temperature between 20-70 degree C, and fabricated according to the design. : [3] Development of Robust Design of Transistor Technology : To evaluate increased VT variability induced by actual stress with minimum recovery, ultra-fast measurement system without the recovery effect and the specialized DMA-TEG are developed. As a result, it found that the VT and VT variability increase with actual stress and the VT distribution after stress indicates a high normality. Moreover, these ΔVT between before and after stress deviate from the normal distribution. And we success that the three-dimensional impurity distribution was obtain from device structure that consists of gate and extension by atom probe tomography. In addition, VT variability is suppressed by SOI device without channel dopant. : [4] Development of Environmental Variability Tolerant Device Technology : (Single Event Transient) Through a neutron irradiation experiment on SET test chips, it has been confirmed for the first time that most of the SET pulses have widths less than 100ps. This result provides an important basis for designing anti-SET technology. Soft error rate of the test chip calculated by using the SET simulation technology developed in 2007 agreed well with the experimental results with a multiplication factor of 0.7. (Electro Static Discharge) Test chips made by hp55nm/hp130nm technologies have been analyzed. Strong correlation has been found between the peak current of CDM event and the package size depending on package type. This result indicates a possibility of equivalent circuit modeling of the CDM discharging source per each package type.
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