成果報告書詳細
管理番号20100000001898
タイトル平成20年度-平成21年度成果報告書 立体構造新機能集積回路(ドリームチップ)技術開発 多機能高密度三次元集積化技術・三次元回路再構成可能デバイス技術(平成20年度補正予算分)
公開日2011/1/25
報告書年度2008 - 2009
委託先名技術研究組合超先端電子技術開発機構
プロジェクト番号P08009
部署名電子・情報技術開発部
和文要約1.次世代三次元集積化設計技術の研究開発[インターポーザ技術] 信号品質安定化技術(シグナルインテグリティ)・電源安定化技術(パワーインテグリティ )の研究開発として、800MHzで動作する電源ノイズ評価用専用チップを用いて、電源ノイズ波形をモニタし評価を行うが、少なくとも3次高調波(2.5GHz程度)のアナログ帯域を有することが必要であり、本必要仕様を満足するリアルタイムオシロスコープを導入し、評価システムを構築した。 素子内蔵インターポーザの評価・検査技術の研究開発では、ワイドダイナミックレンジのVNA(Vector Network Analyzer)を導入し、昨年度導入した超低インピーダンスアナライザとシステム統合した評価システムを新たに構築した。その結果、10Hz-40GHzの広帯域で、かつ0.001Ω以下の高分解能でのシームレスな測定が可能となることを実証した。 また、測定周波数レンジが15 GHz以上に対応し、既存のデジタルサンプリングオシロスコープへ接続する評価システム構築のため、アクティブプローブを導入し、10 Gbpsの信号伝送のアイパターン評価に対応できることを確認した。 2.次世代三次元集積化のための評価解析技術の研究開発[チップテスト技術] ウエハ一括、接触および非接触結合端子によるプロービング技術の研究開発では、300mm径対応のウエハ一括検査用の多端子プローブカードの接触・非接触端子混在実証評価を目的に、真空差圧による電極位置合わせ精度±5μm以上を開発目標としたアライメント装置の試作・導入を行い、90μmピッチの電極を有する接触15万端子・非接触3.6万端子、合計18.6端子のメンブレン方式プローブカードの実証と評価を可能とした。また、システムアップした状態で-40-125℃のウエハ温度環境下における300mm径ウエハ一括検査の実証と課題抽出を目的に、非接触方式のウエハ上面搬送機能持つ高精度・広温域一括プローバ装置の試作・導入を完了した。 3.次世代三次元集積化のための評価解析技術の研究開発[放熱・積層・接合技術] 積層接合評価解析技術の研究開発では、C2C(チップ・ツー・チップ)、C2W(チップ・ツー・ウエハ)の三次元積層接合を10ミクロンレベルの微細ピッチ接続で行い、1ミクロン以下の接合位置あわせ精度を実現することを目的として、フリップチップボンダーを導入した。適切なアライメントマークを利用することによって、1ミクロン以下の位置あわせ精度(実測:冷間で < +/- 0.25um)が可能であることを確認した。 4.次世代三次元集積化設計技術および次世代三次元集積化のための評価解析技術の有効性実証[実証デバイス] 自動式リソグラフィシステム装置は三次元集積化実証プロセスにおける、マイクロバンプおよびTSVを加工する上で必要となるレジストマスクを形成するために導入したもので、レジストのコータ・テンプスタック・ディベロッパモジュールと、焦点深度の深い全面一括露光プロキシミティ・マスクアライナマジュールを装備し、ウエハを自動搬送により、コート・ベーク・露光・現像を全自動で行うことが可能である。200mmウエハでは、5um径のマイクロバンプ(Cu、Cu/SnAg、Ni/Au)を形成、また5um径、深さ30umのTSV(シリコン貫通電極:Through Si Via)を問題ないレベルで形成できることを確認した。さらに300mmウエハで5um径、深さ30umのTSVを問題ないレベルで形成できることを確認した。
英文要約Title: Development of Functionally Innovative Three-dimensional Integrated Circuit (Dream Chip) Technology /High-Density Three-dimensional Integration Technology for Multifunctional Devices, Three-dimensional Reconfigurable Device Technology (FY2008-FY2009)Final Report
(Interposer Technology) In R&D of signal integrity and power integrity, evaluation based on monitoring power noise waveforms is carried out using a chip dedicated for power noise evaluation that operates at 800 MHz. The real-time oscilloscope with an analogue band of more than 3rd-order harmonics (approx. 2.5 GHz), was introduced to establish the evaluation system. In R&D of evaluation and test technologies for device-embedded interposers, a vector network analyzer (VNA) with a wide dynamic range, was introduced and seamless measurement performance at a high-resolution of lower than 0.001 Ω in a wider band width of 10-40 GHz, was demonstrated, consolidated with a super-low impedance analyzer. Further, to establish an evaluation system with a measurement frequency range above 15 GHz, an active probe was introduced and the possibility of addressing the eye pattern evaluation of 10 Gbps signal transmission was demonstrated, connected to an existing digital sampling oscilloscope. (Chip Test Technology) In R&D of probing technology using contact and contactless connectors for a whole wafer, the demonstration and evaluation of a membrane-type probe card for 186,000 connectors in total (150,000 contact connectors and 36,000 contactless connectors) with electrodes having a 90 μm pitch were achieved, introducing φ300 mm wafer handling alignment equipment with targeted accuracy of ±5 mm. High-accuracy whole-wafer probing equipment having wide temperature range control system was introduced, for demonstration and evaluation of φ300 mm whole-wafer test at temperature between -40 degree C and 125 degree C. (Cooling, Stacking and Bonding Technology) In R&D of evaluation and analysis technologies for stacking and bonding technology, a high accuracy flip chip bonder was introduced to realize an indexing accuracy of less than 1 micron during bonding for conducting 3D stacking and bonding of chip-to-chip (C2C) and chip-to-wafer (C2W) bonding with a micro-pitch connection at the 10-micron level. By using appropriate alignment marking, the possibility of achieving an indexing accuracy of less than 1 micron was demonstrated. (Demonstration Device) An automatic hole surface exposure with deep focus lithography system was introduced for micro-bumps and through Si vias (TSV's) , with fully automatic processing of wafers including coating, baking, exposure and developing processes. With φ200 mm wafers, the formation of micro-bumps (Cu, Cu/SnAg, Ni/Au) of φ5 μm as well as TSV’s of φ5 μm with a depth of 30 μm was confirmed to be at an acceptable level. Further, with φ300 mm wafers, the formation of TSV’s of φ5 μm and a depth of 30 μm was also confirmed.
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